基于ep4ce6e cyclone4E FPGA设计的uart串口通信设计实验Verilog源码Quartus18.0工程文件

基于ep4ce6e cyclone4E FPGA设计的uart串口通信设计实验Verilog源码Quartus18.0工程文件module uart_top( //顶层模块：将各个模块组合 //外部接口 input clk, //系统时钟50MHz input rst_n, //低电平复位 input rs232_rx, //uart发送信号 output rs232_tx //uart接收信号 ); //内部信号：模块内部的接口信号，比如模块bps_rx的输入信号en，通过内部信号rx_en与模块uart_rx的输出信号en相连 wire rx_en; wire sel_rx,sel_tx; wire tx_en; wire [7:0] rx_d; wire [3:0] num_rx,num_tx; //模块例化 bps bps_rx( //串口接收波特率计数模块 .clk(clk), .rst_n(rst_n), .en(rx_en), .num(nu 收起