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FPGA试卷+答案+超详细解答.docx
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广 东 技 术 师 范 学 院
20XX—20XX学年度第(X)学期期末考试试卷
<F<PGA设计>>
科目:
(X)卷
考试形式:闭卷
考试时间:100 分钟
学号:
院(系)别、班级:
电子与信息学院 20XX.X.考试试卷(
姓名:
)
含答题纸、试题纸、草稿纸的装订试卷不能分拆
题 目
八 总分
100
评卷人
试题区:(试题区必须与答题区同时交回,
含答题纸、试题纸、草稿纸的装订试卷不能分拆
)
一、单项选择题:(20 分)
1. 在 VHDL 语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,
不正确的是___C___。
A. PROCESS 为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,
等待下一次进程启动。
B. 敏感信号参数表中,不一定要列出进程中使用的所有输入信号;
C. 进程由说明部分、结构体部分、和敏感信号三部分组成;
(进程由声明语句、顺序语句、敏感信号列表组成)
D. 当前进程中声明的变量不可用于其他进程。
2. 在一个 VHDL 设计中 idata 是一个信号,数据类型为 integer,数据范围 0 to 127,
下面哪个赋值语句是正确的___C___。(信号赋值符号 <= )
A. idata := 32;
B. idata <= 16#A0#; (十进制数为:10*16= 160,idata 范围为 0~127)
C. idata <= 16#7#E1;(十进制数为:7*16^1= 112)
D. idata := B#1010#;
![](https://csdnimg.cn/release/download_crawler_static/87511832/bg2.jpg)
3. 大规模可编程器件主要有 FPGA、CPLD 两类,下列对 FPGA 结构与工作原理的描述中,正
确的是___C___。
A. FPGA 是基于乘积项结构的可编程逻辑器件;
(FPGA 芯片基于查找表的可编程逻辑结构)
B. FPGA 是全称为复杂可编程逻辑器件;
(FPGA 现场可编程逻辑门阵列,CPLD 才是 复杂可编程逻辑器件)
C. 基于 SRAM 的 FPGA 器件,在每次上电后必须进行一次配置;
D. 在 Altera 公司生产的器件中,MAX7000 系列属 FPGA 结构。
(MAX7000 系列属 CPLD 结构)
4. 进程中的变量赋值语句,其变量更新是___A___。
(变量(variable)是立即完成的,信号(signal)有延时)
A. 立即完成;
B. 按顺序完成;
C. 在进程的最后完成;
D.都不对。
5. VHDL 语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,
结构体描述___D___。(结构体实现 实体的功能,通过对实体的逻辑功能进行描述)
A. 器件外部特性;
B. 器件的综合约束;
C. 器件外部特性与内部功能;
D. 器件的内部功能。
6. CASE 语句是___A___。(case 语句时顺序语句中最重要最常用的顺序语句)
A. 顺序语句
C. 其它
B. 并行语句
D.组合逻辑控制电路语句
7. LIBRARY ___A___;
--库的声明
USE --库的引用,
引用 IEEE 库中的
std_logic_1164
中的所有项目
A. IEEE B. STD counter IS
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8. 下列标识符中,___B___是不合法的标识符。(标识符开头必须是英文字符)
A. State0 B. 9moon C. Not_Ack_0 D. signall
9. 关于 VHDL 中的数字,请找出以下数字中最大的一个:___A___。(整型数字的表示)
A. 2#1111_1110# --二进制数,下划线不影响数值大小,只是增强可读性,转
换成 10 进制数为:254
B. 8#276#
C. 10#170#
D. 16#E#E1
--八进制数,转换成十进制为:190
--十进制数:170
装
订
线
--十六进制数,E 为十进制 14,后面的E1 是指 14 乘以相应进
制数的 1 次方,转换成十进制为:14*16^1=224
10.下列 EDA 软件中,哪一个不具有逻辑综合功能:____B____。
(逻辑功能 简单点说 就是利用软件使我们用语言设计的电路优化成最简逻辑,
相当于 我们数电的 最简与或式)
A. Max+Plus II (Quartus II 的旧版本)
B. ModelSim
(专业的仿真软件,时序和功能仿真,不具备 逻辑综合功能)
C. Quartus II (自带)
D.Synplify
(专业的逻辑综合工具)
二.简答题 30 分(每题 5 分)。
1.根据下面的 VHDL 语句,描述出相应的电路原理图。
ieee;
USE
LIBRARY
USE
ENTITY
cfq_1 IS
PORT (d,cp :IN std_logic;
q,nq :OUT std_logic);
END cfq_1;
-- END ar_4; --老师的题目错误,结束实体,这句应该放在最后。
ARCHITECTURE ar_4 OF cfq_1 IS
BEGIN
PROCESS (CP)
BEGIN
IF cp=′1′ THEN
q <= d;
nq <=NOT d;
END IF;
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