题 目
标准分数
实得分数
评卷人
一
20
二
30
三
20
四
10
五
20
六 七 八 总分
100
试题区:(试题区必须与答题区同时交回,
含答题纸、试题纸、草稿纸的装订试卷不能分拆
)
一、单项选择题:(20 分)
1. 在 VHDL 语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确
的是___C___。
A. PROCESS 为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下
一次进程启动。
B. 敏感信号参数表中,不一定要列出进程中使用的所有输入信号;
C. 进程由说明部分、结构体部分、和敏感信号三部分组成;
(进程由声明语句、顺序语句、敏感信号列表组成)
D. 当前进程中声明的变量不可用于其他进程。
2. 在一个 VHDL 设计中 idata 是一个信号,数据类型为 integer,数据范围 0 to 127,下
面哪个赋值语句是正确的___C___。(信号赋值符号 <= )
A. idata := 32;
B. idata <= 16#A0#; (十进制数为:10*16= 160,idata 范围为 0~127)
C. idata <= 16#7#E1;(十进制数为:7*16^1= 112)
D. idata := B#1010#;
3. 大规模可编程器件主要有 FPGA、CPLD 两类,下列对 FPGA 结构与工作原理的描述中,
正确的是___C___。
A. FPGA 是基于乘积项结构的可编程逻辑器件;
(FPGA 芯片基于查找表的可编程逻辑结构)
B. FPGA 是全称为复杂可编程逻辑器件;
(FPGA 现场可编程逻辑门阵列,CPLD 才是 复杂可编程逻辑器件)