FPGA & CPLD开发中,功能仿真、综合后仿真、布线后仿真以及板级仿真的区别.pdf

在FPGA（Field-Programmable Gate Array）和CPLD（Complex Programmable Logic Device）的开发流程中，仿真扮演着至关重要的角色，确保设计的正确性和效率。这里我们将详细探讨四种不同类型的仿真：功能仿真、综合后仿真、布线后仿真以及板级仿真。 1. **功能仿真**： 功能仿真主要是对设计输入的逻辑行为进行验证，其目的是确认设计在理想情况下（不考虑实际硬件延迟）能否按预期工作。在这个阶段，设计者通常使用硬件描述语言（如Verilog或VHDL）编写代码，并使用仿真工具（如ModelSim或Aldec Active-HDL）来执行仿真。它检查设计逻辑的正确性，但不考虑任何物理实现的影响，如门延迟和布线延迟。 2. **综合（Synthesis）**： 综合是将设计的高级表示转化为底层门级表示的过程。它将Verilog或VHDL代码转化为由基本逻辑门（如与门、或门、非门）、触发器、RAM等组成的逻辑网络。综合工具（如Xilinx ISE或Intel Quartus Prime）生成一个网表文件，通常是edf或edn格式，这个文件描述了逻辑门的连接关系。 3. **综合后仿真**： 综合后仿真是在综合过程之后进行的，它引入了门级别的延迟信息。综合工具会生成包含门延迟的延时文件，这些信息被反标注到综合后的模型中，使得仿真更接近实际情况。这个阶段的仿真可以帮助设计者评估门延迟对电路性能的影响，但尚未考虑到布线延迟。 4. **布线后仿真（Place and Route后仿真）**： 布线是将综合得到的网表映射到特定FPGA/CPLD芯片的过程。布局负责分配逻辑单元到硬件资源，布线则确定这些单元之间的连接路径。布线后仿真结合了布局布线的延时信息，包括门延迟和布线延迟，从而提供最精确的仿真结果，可以更真实地反映出设计在实际芯片上的表现。 5. **板级仿真**： 当设计被集成到电路板上时，板级仿真成为评估系统整体性能的关键步骤。这包括高速信号的完整性分析，检查信号是否在传输过程中失真，以及电磁兼容性（EMI）分析，确保设计不会产生或受到不必要的电磁干扰。板级仿真可能涉及到使用专门的工具，如HyperLynx或Signal Integrity，以模拟真实环境中的电源噪声、信号反射、串扰等问题。 FPGA和CPLD开发中的仿真过程是一步步逼近实际硬件性能的过程，从功能验证到物理实现的考虑，再到板级系统的交互。每一个阶段的仿真都有其独特的价值，帮助设计者在设计的不同阶段发现问题，优化设计，确保最终产品的可靠性。