FPGA开发类属性generic,没有这个会有什么影响？(2).docx资源-CSDN文库

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97 浏览量 2022-11-02 18:55:31 上传评论收藏 21KB DOCX 举报

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作者前言：我学习从零开始大战 FPGA——第一天（盲人摸象）从零开始大

战 FPGA——第二天（朝花夕拾）从零开始大战 FPGA——第三天（管中窥豹）

上周搬家，家里的网络刚刚修好，更新耽搁了很久啊，接下来继续 FPGA 从零前进，走你。

上次说要看 FPGA 的 AD 采集卡实例。

在看了 Verilog 的基本语法后，就开始迫不及待的想看看实例怎么应用的。打开工程后傻

眼了，这个project 是用 VHDL 编写的而不是我前段时间看的 Verilog啊。。。无奈，只好找

了一本 VHDL 的电子书看一看，这次我是直接看的代码，遇到不认识的标识符，语法等

等，就回去看电子书。所以效率非常低，这就是所谓的空中楼阁啊。（还是不建议像我一

样的初学者刚开始就看两种语言，大牛除外，先把基本的设计思想，代码是怎么跑的这些

搞懂，语言的话只是工具，当你了解了 FPGA 具体在干什么的时候，再来挑选所需语言）

在了解了每一行的代码的意思后，又回过头来看这个工程，还是看不懂（不能用学单片机、

ARM 的思维去学 FPGA），以前跑 AD 在单片机或者 ARM 上调用一下库函数就 OK，根本

不理会什么时序的东西，现在发现走不通。

调整了下思维，FPGA 的设计是非常模块化的感觉，那就先搞懂每个模块的用途。

这个 AD 片子是个 50MSPS，14 位 8 通道的一个小东西。然后大体看了下 datasheet 的时序

图和引脚定义。大体包含了模拟输入，数字输出，时钟（由 FPGA 提供），数据输出时钟

（用来读取采样的数据），帧数据输出时钟（也就是输出1 帧 1 帧的数据，也就是14 位），

串行时钟和数据。

这时候就有点了解了，工程里先进行最顶层模块的的设计（VHDL 用实体 entity 这么个关

键词，我表示快混淆概念了啊-。-），主要是端口的说明，也就是与AD 片子的接口，时钟

（各种时钟）、8 路数据输入等等，反正这个就对应了与 AD 的接口关系。

可以把实体这部分看做一个系统的大方框，主要用来定义方框与外设的接口，相当于 main

函数。（都是个人理解，仅供参考，欢迎指正）

接下来是结构体的定义（用来说明实体这个大方框中的东西具体怎么工作的）。

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