实验45 验证性实验——计数器逻辑功能测试.pdf
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2022-11-01
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实验 45 验证性实验——计数器逻辑功能测试
一．实验目的
1．验证用触发器构成的计数器计数原理；
2．掌握测试中规模集成计数器功能的方法；
3. 学习和掌握用中规模集成计数器接成任意进制计数器的方法；
二．实验原理
Q
0
R
d
CP
0
R
d
Q
C1
1D
FF0
Q
CP
1
R
d
Q
C1
1D
FF1
Q
CP
2
R
d
Q
C1
1D
FF2
Q
CP
3
R
d
Q
C1
1D
FF3
Q
Q
1
Q
2
Q
3
图 45-1 4 位二进制异步递增加法计数器
计数器种类很多，有同步计数器和异步计数器两大类。计数器中所触发器状态的变化都
在同一时钟操作下同时发生的称为同步计数器，而在异步计数器中，触发器状态的变化则不
是同时发生的。根据计数制的不同，又分为二进制计数器，十进制计数器和任意进制计数器。
根据对脉冲个数进行增减运算的作用，又分为递增加法、递减减法计数器和可逆计数器。还
有可预置数和可编程序功能计数器等。目前，不管是TTL 还是 CMOS 集成电路，都有品种
较齐全的中规模集成计数器。
l．用 D 触发器构成的异步二进制加／减计数器
用 4 只 D 触发器按图 45-1 所示连接起来可构成 4 位二进制异步加法计数器。由图知，
每只 D 触发器是接成 T’触发器的形式，时钟脉冲只作用在第一个D 触发器 FF0 的 CP 输入
端，每输入一个计数脉冲，FF
0
就翻转一次。由于 D 触发器是上升沿触发，当 Q
0
由 1 变 0、
Q
0
由 0 变 1 时，FF
1
翻转；当 Q
1
由 1 变 0、
Q
1
由 0 变 1 时，FF
2
翻转，依此类推，可分析
出本电路是一个 4 位二进制加法计数器。由于 4 个 D 触发器不是同时工作，所以是异步计
数器。
分析其工作过程，可得出其状态图和时序图如图 45-2 和图 45-3 所示。
若将图 45-1 所示稍加改动，断开
Q
与下一级 CP 的连接(仍保留
Q
端与本级 1D 端的相
连，)，将低位触发器的 Q 端与高一位的 CP 端相连接，即构成了一个 4 位二进制减法计数
器，工作原理读者自行分析。
14 13 12 11 10 916 15
Q
3
Q
2
Q
1
Q
D D
CR
BO
V
DD
D
0
C LD
2 3
O
CD40192
0000 0001 0010 0011 0100 0101 0110
D
1
Q
1
Q
0
CP
D
Q
2
Q
3
V
SS
CP
U
1 2 3 4 5 6 7 8
1111 1110 1101 1100 1011 1010 1001
(a)CD40192 引脚图
图 45-2 图 45-1 所示电路的状态图
D
0
D
1
Q
0
CP
D
2
Q
1
Q
2
D
3
Q
CP
U
Q
3
CP
D
0
0111
1000
Q
1
Q
2
Q
3
CR C
O
BO LD
(b)CD40192 逻辑符号图
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