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实验十七_集成二~五~十计数器应用.pdf
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实验十七_集成二~五~十计数器应用
实验名称
学生姓名
集成二~五~十计数器应用
学号
1.
实验原理(包括单元电路原理,设计方案对比等)
集成二~五~十进制计数器内部如图 1 所示,其由四个 J、K 触发器及控制门电路
组成。
7490 功能表如下:
S
91
S
92
0
1
0
0
R
01
R
02
1
0
0
0
Cp
0
Cp
1
0
1
0
0
0
0
0
1
0
0
构成 8421BCD 十进制加法异步计数器:
由于内部的二~五进制计数器均为下降沿触发,故在构成十进制计数器时,
只需将 421 码五进制加法计数器的时钟 Cp
1
接二进制计数器的输出 Q
0
。连接图
如图 2 所示.
构成 5421BCD 十进制加法异步计数器:
只需将二进制计数器的时钟 Cp
0
接 421 码五进制加法计数器的输出 Q
3
。如
图 3 所示:在 Q
3
从 1 返回 0 时,Cp
0
得到下降沿 Q
0
按一位二进制计数;故 Cp
1
在时
钟信号作用下,Q
0
Q
3
Q
2
Q
1
完成 5421BCD 十进制加法异步计数功能.
实验十七_集成二~五~十计数器应用
实验十七_集成二~五~十计数器应用
2。仿真电路及器件选型
1、二~五~十进制计数器功能验证
略
2、构成 8421BCD 十进制加法异步计数器
3、设计模 6 计数器
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