标题：基于 AD9361 的 DPSK 调制解调器、位同步、误码率测试 demo
摘要：本文介绍了基于 AD9361 的 DPSK 调制解调器的设计原理以及相应的位同步和误码率测试
demo。该调制解调器采用了零中频架构，并适用于 AD9361 等软件无线电平台。文章重点介绍了纯逻
辑 FPGA 驱动的设计，并提供了相应的 verilog 代码和 Vivado 2019.1 工程。
关键词：AD9361，DPSK 调制解调器，位同步，误码率测试，零中频架构，纯逻辑 FPGA 驱动
第一部分：引言
在软件无线电通信系统中，调制解调器是至关重要的组成部分，它负责将数字信息转换为模拟信号进
行传输，并将接收到的模拟信号解调为数字信息。DPSK 调制解调器是一种常用的调制解调技术，它
通过改变相位来携带数字信息。
本文将介绍基于 AD9361 的 DPSK 调制解调器的设计原理以及相应的位同步和误码率测试 demo。该
调制解调器采用了零中频架构，具有较高的灵活性和可扩展性，并且适用于 AD9361 等软件无线电平
台。接下来的几节将对调制解调器的各个部分进行详细介绍。
第二部分：DPSK 调制原理
在 DPSK 调制中，数字信息被编码为相邻信号的相位差。具体地说，在发送端，调制器将数字信息转
换为相位差，并将其叠加到载波上。在接收端，解调器通过比较接收到的信号与参考信号的相位差来
恢复数字信息。
第三部分：调制解调器设计
基于 AD9361 的 DPSK 调制解调器采用了零中频架构，主要包括了载波生成器、调制器、解调器和位
同步模块。载波生成器负责产生与发送端载波相同频率的本地载波信号。调制器将数字信息转换为相
位差，并将其叠加到本地载波上。解调器首先通过与本地载波相乘来恢复接收到的信号，然后通过比
较相位差来恢复数字信息。位同步模块用于使解调器与发送端保持同步，以确保正确的解调。
第四部分：纯逻辑 FPGA 驱动设计
为了实现基于 AD9361 的 DPSK 调制解调器，我们采用了纯逻辑 FPGA 驱动的设计方法。该设计不依
赖于外部的数字信号处理器或处理器系统，只通过 FPGA 实现所有必要的功能。我们提供了相应的
verilog 代码和 Vivado 2019.1 工程，使读者能够更好地理解和使用该调制解调器。
第五部分：位同步和误码率测试 demo
