xilinx小实验——vivado纯逻辑编程第一个demo

vivado版本为2016.4，开发板为zynq，FPGA为xc7z010clg400-2

1.打开vivado至初始页面，如果新建工程则点击create new project，打开工程则点击open project，与ISE基本一致

2.点击create new project，选择名称和路径，next

3.选择工程类型，选择的是RTL，并且选择不在此时加入.v文件

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