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异步FIFO Verilog HDL,包含所有标志位,通过验证
异步FIFO Verilog HDL,包含所有标志位,通过验证
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半满将空将满
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异步FIFO的空、满、半满、将空、将满标志都有包含,代码通过modelsim验证
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基于Verilog的异步FIFO设计
浏览:47
5星 · 资源好评率100%
本设计是基于Verilog的异步FIFO的设计,所需的RAM由IP core例化而来,不是自己设计的,因而时序性要好。同时读写位宽不一样。写位宽为8bit,读位宽为32bit。
异步FIFO的Verilog HDL设计
浏览:197
4星 · 用户满意度95%
异步FIFO的Verilog HDL设计 你说不重要么 嘿嘿····
同步FIFO Verilog HDL 通过验证,包含所有标志位
浏览:120
同步FIFO的空、满、半满、将空、将满标志都有包含,代码通过modelsim验证
基于Verilog HDL的异步FIFO设计与实现
浏览:192
4星 · 用户满意度95%
基于Verilog HDL的异步FIFO设计与实现
异步FIFO解决方案
浏览:116
跨时钟域FIFO读写空、满信号产生解析,有部分参考代码
fifo_UVM.zip
浏览:74
数字IC验证初学入门者,UVM验证方法学,异步FIFO
FIFO_UVM_VIP.zip_FIFO验证sv_UVM_uvm 代码_如何验证fifo_异步fifo验证
浏览:97
5星 · 资源好评率100%
用uvm验证方法学验证异步fifo,文件包括异步FIFOrtl代码和uvm组件
Verilog实现4位(可扩展至任意位)带符号加法器_带上下溢出标志位
浏览:131
4星 · 用户满意度95%
Verilog实现4位带符号加法器,带有上益出和下溢出标志位,内含TestBench代码,可直接使用。代码简单修改即可宽展至任意位数的加法器。
Xilinx FIFO 测试
浏览:173
Xilinx FIFO 测试
异步FIFO_异步FIFO_
浏览:70
5星 · 资源好评率100%
当使用异步信号时,一个好的设计将对异步信号执行同步处理。 同步通常使用多级D触发器级联处理,如下图所示。 该模型的大多数数据表明,在第一级寄存器生成亚稳态之后,第二级寄存器的稳定输出概率为90%,第三级寄存器的稳定输出概率为99%。 如果亚稳状态跟随电路,将其传递,那么具有较弱自我修复能力的系统将直接崩溃。
异步FIFO Verilog HDL源码
浏览:160
使用Verilog HDL语言实现的异步FIFO,代码量小,易理解。
verilog写的异步FIFO_FIFO verilog_verilog hdl
浏览:76
异步FIFO的Verilog实现,已经建立好仿真平台,使用modelsim仿真可以直接查看仿真波形
基于Verilog HDL的异步FIFO设计与实现.pdf
浏览:37
4星 · 用户满意度95%
异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著...
基于veriloghdl的异步FIFO设计说明.doc
浏览:117
基于veriloghdl的异步FIFO设计说明.doc
异步fifo,配套的流程图在我主页的博客里面
浏览:111
异步时钟FIFO,配套的流程图在我主页的博客里面,配套进行理解,我的博客是“我是大马猴“https://blog.csdn.net/weiyunguan8611/article/details/89812210。欢迎各位铁汁来讨论。
异步fifo框图及程序调试总结.docx
浏览:33
异步fifo 框图及程序调试总结defejjjjjjjjjjmmmmmmmmmmmmmmaaaaaaaa
async_fifo.rar_async fifo verilog_async_fifo_fifo verilog_rtl_异步
浏览:113
verilog HDL写的异步fifo代码及测试平台,直接可用,可生成RTL代码
verilog hdl数字系统设计及仿真—光盘资料,作者于斌
浏览:128
3星 · 编辑精心推荐
资料中含有的是书籍《 verilog hdl数字系统设计及仿真》中的所有代码,方便学习者使用quartus II和modelsim联调进行功能和...同时还有完整设计实例的代码,如异步FIFO、三角函数计算器、简易cpu模型的全部verilog代码。
同步异步世界 fifo
浏览:198
5星 · 资源好评率100%
同步异步世界 有基于多时钟域的异步FIFO设计 异步FIFO的Verilog HDL设计 异步时钟亚稳态及FIFO标志位的产生
一种异步fifo实现(论文+hdl实现)
浏览:91
3星 · 编辑精心推荐
FIFOs are often used to safely pass data from one clock domain to another asynchronous clock domain.... The fully coded, synthesized and analyzed RTL Verilog model (FIFO Style #1) is included.
异步FIFO存储器的控制设计.rar_ fifo controller _Verilog 控制器_asynchronous fi
浏览:111
异步FIFO控制器的设计 主要用于异步先进先出控制器的设计。 所用语言Verilog HDL.
异步FIFO源程序
浏览:106
使用verilog编写的fifo源程序,包含双口存储,写地址,读地址,写、满信号产生模块
FIFO的HDL代码
浏览:36
module FIFO2(clock,reset,data,wrreq,rdreq,q,full,empty); parameter N=8; parameter M=16; input clock; input reset; //低有效 input [N-1:0]data; input wrreq; input rdreq; output [N-1:0]q; output ...
Verilog HDL实例教程代码
浏览:90
5星 · 资源好评率100%
Verilog HDL实例教程代码,包括加法器设计,乘法器设计, 除法器设计,异步FIFO设计,伪随机序列应用设计, RS(204,188)译码器的设计等
74-异步FIFO设计.7z
浏览:114
异步FIFO设计,Vivado仿真工程。
Altera FIFO开发资料
浏览:117
5星 · 资源好评率100%
基于VerilogHDL的异步FIFO设计与实现.pdf 异步FIFO亚稳态问题.doc 异步FIFO结构.pdf 异步FIFO结构及FPGA设计.pdf 怎样对FIFO、RAM读写.doc 读写数据宽度不同的异步FIFO设计.PDF 高速异步FIFO的实现.pdf
fifo_verilog代码.rar
浏览:63
值得参考,思想不错 fifo_verilog.rar 4.01 KB, 下载次数: 134 , 下载积分: 资产 -2 信元, 下载...基于VerilogHDL的异步FIFO设计与实现.pdf 669.83 KB, 下载次数: 161 , 下载积分: 资产 -2 信元, 下载支出 2 信元
串口助手工具合集.zip
浏览:155
5星 · 资源好评率100%
收集整理常用的一些串口工具,比如串口波形显示,modbus协议调试,串口多条发送等各种功能软件。
OLED显示温度和时间-STM32F103C8T6(完整程序工程+原理图+相关资料).zip
浏览:201
5星 · 资源好评率100%
OLED 屏幕显示时间,温度。时间可以校准,屏幕通过取模,可以显示汉字。
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ayn_fifo_success.zip
(9个子文件)
ayn_fifo_success
rptr_almost_empty.v
1KB
sync_w2r.v
497B
fifo1.v
4KB
wptr_almost_full.v
2KB
fifomen.v
716B
rptr_empty.v
1KB
wptr_full.v
1KB
wptr_half_full.v
1KB
sync_r2w.v
458B
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anastasiazj
2019-09-28
谢谢分享~谢谢分享~
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