Quartus
®
II 简介
Altera Corporation
101 Innovation Drive
San Jose, CA 95134
(408) 544-7000
www.altera.com
®®
Quartus II 简介
版本 5.0 第一次修订
2005 年 4 月 P25-09235-04
Altera、Altera 标识 、FastTrack、HardCopy、MAX、MAX+PLUS、MAX+PLUS II、MegaCore、MegaWizard、
NativeLink、Nios、OpenCore、Quartus、Quartus II、Quartus II 标识和 SignalTap 是 Altera 公司在美国和其它国
家的注册商标。Avalon、ByteBlaster、ByteBlasterMV、Cyclone, Excalibur, IP MegaStore, Jam, LogicLock,
MasterBlaster, MegaLAB, PowerFit, SignalProbe, Stratix 和 USB-Blaster 是 Altera 公司在美国和其它国家的商标以及
服务标志。Altera 公司使用的产品设计单元和助记符受版权法以及商标法的保护。
Altera 公司承认本文档提及的其它组织的产品或商标以及服务标志，特别是：ARM 是注册商标，AMBA 是 ARM
公司的商标。Mentor Graphics 和 ModelSim 是 Mentor Graphics 公司的注册商标。
Altera 保留更改本文档中所述器件或器件规范的权利，恕不另行通知。Altera 建议客户在下订单之前取得器件规范
的最新版本，以确认您所获得的信息是最新的。Altera 保证自己的半导体产品性能符合当前规范，与 Altera 的标准
担保一致。Altera 使用了必要的测试和其它质量控制技术，足以支持此担保。除非政府管制要求，否则没有必要对
每个设备的所有参数都进行具体测试。如果没有书面协议另做规定，Altera 对于使用本文档所述半导体器件而引起
有关的 Altera 应用协助、客户产品设计或对第三方专利或版权的侵权均不承担任何责任。Altera 不保证或代表
Altera 涵盖或相关的可能使用或正在使用此类半导体器件在内的任何组合、机械或过程的任何专利权、版权或其它
知识产权。
没有 Altera 公司总裁以书面形式明确同意， Altera 产品不得用作生命支持器件或系统中的关键元件。其中 :
1. 生命支持器件或系统是指这类器件或系统 : (a) 用于外科手术植入人体内 ; (b) 支持或维持生命，而且当这种器件
或系统在按照标签上提供的使用说明正确使用时，却无法发挥正常功效时，可能会对用户造成严重伤害。
2. 关键元件是指生命支持设备或系统的任何元件，如果不能正常发挥功效，可能会导致生命支持
器件或系统出现故障，或影响它的安全性或有效性。
Altera 产品受多种美国和国外专利以及未决专利、外观权利和版权的保护。
版权所有 © 2005 Altera 公司。保留所有权利。
ALTERA 公司 QUARTUS II 简介 III
前言 ................................................................................................................................ ix
文档编制约定 .................................................................................................................................. xi
第1章: 设计流程 ............................................................................................................. 1
简介.....................................................................................................................2
图形用户界面设计流程.........................................................................................3
EDA 工具设计流程 ............................................................................................. 10
命令行设计流程 ................................................................................................. 15
命令行可执行文件 ................................................................................. 16
使用标准命令行命令和脚本 ...................................................................20
使用 Tcl 命令.........................................................................................22
建立 Makefile 脚本 ................................................................................25
设计方法和设计规划 ..........................................................................................27
自上而下与自下而上的设计方法比较 .....................................................27
自上而下渐进式编译设计流程 ...............................................................28
自下而上基于 LogicLock 的设计流程......................................................29
第2章: 设计输入........................................................................................................... 31
简介...................................................................................................................32
建立工程............................................................................................................33
使用修订 ...............................................................................................34
使用版本兼容的数据库 ..........................................................................37
转换 MAX+PLUS II 工程 ........................................................................38
建立设计............................................................................................................39
使用 Quartus II Block Editor...................................................................40
使用 Quartus II Text Editor .................................................................... 41
使用 Quartus II Symbol Editor................................................................42
使用 Verilog HDL、VHDL 与 AHDL .......................................................42
使用 Altera 宏功能模块 ......................................................................................43
使用知识产权 (IP) 宏功能模块 ...............................................................44
使用 MegaWizard Plug-In Manager........................................................45
在 Quartus II 软件中例化宏功能模块......................................................46
在 Verilog HDL 和 VHDL 中例化 ...............................................46
使用端口和参数定义 .................................................................47
推断宏功能模块........................................................................47
在 EDA 工具中例化宏功能模块 ..............................................................47
使用 Black-Box 方法..................................................................47
按推断进行例化........................................................................48
使用 Clear-Box 方法..................................................................48
第3章: 约束输入........................................................................................................... 51
简介...................................................................................................................52
使用 Assignment Editor.......................................................................................52
使用 Pin Planner.................................................................................................54
使用 Settings 对话框 ...........................................................................................56
分配设计分区.....................................................................................................57
目录
目录
IV QUARTUS II 简介 ALTERA 公司
在 Project Navigator 中分配设计分区.................................................... 57
使用 Design 使用 Partitions 窗口分配设计分区 ...................................... 58
导入分配 ........................................................................................................... 59
验证引脚分配 .................................................................................................... 60
第4章: 综合 .................................................................................................................. 61
简介 .................................................................................................................. 62
使用 Quartus II Verilog HDL & VHDL Integrated Synthesis .................................. 63
使用其它 EDA 综合工具..................................................................................... 66
控制 Analysis & Synthesis ................................................................................... 68
使用 Complier 指令和属性.................................................................... 68
使用 Quartus II 逻辑选项....................................................................... 69
使用 Quartus II 综合网表优化选项..........................................................71
使用 Design Assistant 检查设计可靠性.................................................................71
使用 RTL Viewer 分析综合结果.......................................................................... 73
采用 Technology Map Viewer 分析综合结果...................................................... 77
进行渐进式综合 ................................................................................................ 78
第5章: 布局布线 ........................................................................................................... 81
简介 .................................................................................................................. 82
进行完整的渐进式编译...................................................................................... 83
分析适配结果 .................................................................................................... 84
使用 Messages 窗口查看适配结果.......................................................... 84
使用 Report 窗口或 Report 文件查看适配结果 ...................................... 86
使用 Timing Closure Floorplan 分析结果 ............................................... 87
使用 Design Assistant 检查设计的可靠性................................................ 89
优化适配 ........................................................................................................... 89
使用位置分配 ....................................................................................... 90
设置用于控制布局布线的选项............................................................... 90
设置 Fitter 选项 ........................................................................ 90
设置物理综合优化选项..............................................................91
设置影响布局布线的个别逻辑选项 ............................................ 91
使用 Resource Optimization Advisor ..................................................... 92
使用 Design Space Explorer ................................................................... 94
通过反标保留分配............................................................................................. 98
第6章: 基于模块的设计............................................................................................... 101
简介 ................................................................................................................. 102
Quartus II 基于模块的设计流程.........................................................................102
使用 LogicLock 区域 .........................................................................................103
在自上而下渐进式编译流程中使用 LogicLock 区域............................................107
保存自下而上 LogicLock 流程的中间综合结果...................................................108
反标 LogicLock 区域分配...................................................................... 109
导出与导入 LogicLock 分配 ..................................................................109
LogicLock 与 EDA 工具结合使用 ........................................................................ 111
目录
A
LTERA 公司 QUARTUS II 简介 V
第7章: 仿真.................................................................................................................113
简介..................................................................................................................114
使用 EDA 工具进行设计仿真 .............................................................................115
进行 EDA 仿真工具设置........................................................................116
生成仿真输出文件 ................................................................................117
EDA 仿真流程.......................................................................................118
功能仿真流程 ..........................................................................118
NativeLink 仿真流程 ................................................................118
手动时序仿真流程 ...................................................................119
仿真库 .....................................................................................119
使用 Quartus II Simulator 进行仿真设计.............................................................121
建立波形文件 ...................................................................................... 123
使用 Simulator Tool............................................................................. 124
第8章: 时序分析......................................................................................................... 125
简介................................................................................................................. 126
在 Quartus II 软件中进行时序分析.................................................................... 127
指定时序要求 ...................................................................................... 127
进行工程全局范围的时序设置................................................. 129
进行个别时序分配 .................................................................. 130
进行时序分析 .......................................................................................131
进行早期时序估算............................................................................................ 133
查看时序分析结果............................................................................................ 135
使用报告窗口 ...................................................................................... 135
进行分配与查看延时路径 .................................................................... 136
使用 Technology Map Viewer.............................................................. 138
使用 EDA 工具进行时序分析 ............................................................................ 139
使用 PrimeTime 软件............................................................................141
使用 Tau 软件.......................................................................................141
第9章: 时序逼近......................................................................................................... 143
简介................................................................................................................. 144
使用 Timing Closure Floorplan ......................................................................... 144
查看分配与布线................................................................................... 145
进行分配 ............................................................................................. 146
使用 Timing Optimization Advisor ................................................................... 147
使用网表优化实现时序逼近.............................................................................. 148
使用 LogicLock 区域达到时序逼近 .................................................................... 150
软 LogicLock 区域 .................................................................................151
基于路径的分配....................................................................................151
使用 Design Space Explorer 达到时序逼近......................................................... 153
使用渐进式编译达到时序逼近 .......................................................................... 153
第10章: 功耗分析 ....................................................................................................... 155
简介................................................................................................................. 156
使用 PowerPlay Power Analyzer 分析功耗........................................................ 156
