实验报告
一、实验目的
(1)学习使用 Verilog HDL 进行时序电路的设计方法。
(2)掌握运用 Verilog HDL 进行各种描述与建模的技巧和方法。
(3)学习寄存器堆的数据传送与读/写工作原理,掌握寄存器堆的设计方法。
二、实验内容与原理
2.1 3232 位的寄存器堆原理
3232 位的寄存器堆模块示意图如图 1 所示,含有 32 个寄存器,每个寄存器 32 位。
该寄存器堆具有 A 和 B 两个读端口,分别由 5 位的寄存器编号 R_Addr_A 和 R_Addr_B
来寻址 2 个寄存器,读出的数据则由 R_Data_A(32 位)和 R_Data_B(32 位)输出。
读访问时,没有使能或者时钟信号控制,只要给出寄存器地址,就可读出寄存器中的数据。
该寄存器堆只有一个写端口,端口地址为 5 位的 W_Addr,写操作的控制信号是
Write_Reg,写入的数据为 32 位的 W_Data。
寄存器堆功能表如表 1 所示。W_Addr、W_Data 和 Write_Reg 必须在时钟 clk 上
升沿来临时,已经有效。此外,该寄存器堆具有清零功能,清零信号为 CPU 的 Reset 信
号。
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