module PN_Seq(clk,reset_n,dataout);
input clk;
input reset_n;
output dataout;
reg [ 7 : 1 ] c;
always @( posedge clk or negedge reset_n )
begin
/* Your Design */
if( !reset_n )
begin
//复位过程中,对移位寄存器的各位置初值。
c[ 7 ] <= 1'b1;
c[ 6 ] <= 1'b0;
c[ 5 ] <= 1'b0;
c[ 4 ] <= 1'b1; //复位过程中,对移位寄存器的各位置初值。
c[ 3 ] <= 1'b1;
c[ 2 ] <= 1'b1;
c[ 1 ] <= 1'b0;
end
else //复位完成,移位寄存器开始工作。
begin
c[ 7 ] <= c[ 6 ];
c[ 6 ] <= c[ 5 ];
c[ 5 ] <= c[ 4 ];
c[ 4 ] <= c[ 3 ];
c[ 3 ] <= c[ 2 ];
c[ 2 ] <= c[ 1 ];
c[ 1 ]=c[ 2 ]^c[ 3 ]^c[ 4 ]^c[ 7 ];
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