EDA试卷EDA试卷0405_EDA前端资源-CSDN文库

EDA试卷

3星 · 超过75%的资源需积分: 10 183 浏览量 2010-06-18 15:59:21 上传评论 1 收藏 104KB DOC 举报

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2004 年

一、单项选择题：（20 分）

1．IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉

及实现该功能块的具体电路的 IP 核为__________。

A .软 IP B.固 IP  C.硬 IP  D.都不是

2．综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

A.    综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

B.    综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；

C.    为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D.    综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯

一的（即综合结果是唯一的）。

3．大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是____。

A.    FPGA 是基于乘积项结构的可编程逻辑器件；

B.    FPGA 是全称为复杂可编程逻辑器件；

C.    基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；

D.    在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。

4．进程中的变量赋值语句，其变量更新是_________。

A.    立即完成；

B.    按顺序完成；

C.    在进程的最后完成；

D.    都不对。5．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结

构体两部分，结构体描述___________。

A.    器件外部特性；

B.    器件的综合约束；

C.    器件外部特性与内部功能；

D.    器件的内部功能。

6．不完整的 IF 语句，其综合结果可实现________。

    A. 时序逻辑电路B. 组合逻辑电路

    C. 双向电路D. 三态控制电路

7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优

化）；指出下列哪些方法是面积优化_________。

    ① 流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法

A. ①③⑤                    B. ②③④

C. ②⑤⑥                    D. ①④⑥

8．下列标识符中，__________是不合法的标识符。

A. State0        B. 9moon    C. Not_Ack_0        D. signall

9．关于 VHDL 中的数字，请找出以下数字中最大的一个：__________。

A.    2#1111_1110#

B.    8#276#

C.    10#170#

D.    16#E#E1

10．下列 EDA 软件中，哪一个不具有逻辑综合功能：________。

A.    Max+Plus II

B.    ModelSim

C.    Quartus II

D.    Synplify

第 1 页共 5 页

二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（10 分）

1.    VHDL

2.    FPGA

3.    RTL   

4.    SOPC

5.    EAB

三、VHDL 程序填空：（10 分）

下面程序是参数可定制带计数使能异步复位计数器的 VHDL 描述，试补充完整。

-- N-bit Up Counter with Load, Count Enable, and

-- Asynchronous Reset

library ieee;

use IEEE.std_logic_1164.all;

use IEEE.________________.all;

use IEEE.std_logic_arith.all;

entity counter_n is

    __________(width : integer := 8);

    port(data : in std_logic_vector (width-1 downto 0);

        load, en, clk, rst : ______std_logic;

        q : out std_logic_vector (_____________ downto 0));

end counter_n;

architecture behave of _______________ is

    signal count : std_logic_vector (width-1 downto 0);   

begin

    process(clk, rst)   

    begin

        if rst = '1' then

            count <= _______________;   ―― 清零

        elsif _______________________ then―― 边沿检测

            if load = '1' then

                count <= data;

            ___________ en = '1' then

                count <= count + 1;

            _____________;

        end if;

    end process;

    ________________

    end behave;

    四、VHDL 程序改错：（10 分）

仔细阅读下列程序，回答问题

1    LIBRARY IEEE;

2    USE IEEE.STD_LOGIC_1164.ALL;

3   

4    ENTITY CNT10 IS  

5    PORT ( CLK : IN STD_LOGIC ;

6        Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;

7    END CNT10;

8    ARCHITECTURE bhv OF CNT10 IS

9    SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);

10    BEGIN

11    PROCESS (CLK) BEGIN

12      IF RISING_EDGE(CLK) begin

13        IF Q1 < 9 THEN

14        Q1 <= Q1 + 1 ;

15       ELSE

16        Q1 <= (OTHERS => '0');

17        END IF;

18      END IF; 

19    END PROCESS ;

20    Q <= Q1;

21    END bhv;

1. 在 MAX+PlusII 中编译时，提示的第一条错误为：

Error: Line 12: File e:\mywork\test\cnt10.vhd: VHDL syntax error: If statement must have THEN,

but found BEGIN instead

指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：

错误 1    行号：程序改为：

错误 2    行号：程序改为：

2. 若编译时出现如下错误，请分析原因。

第 2 页共 5 页

五、VHDL 程序设计：（15 分）

设计一数据选择器 MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器

MUX 的结构体。

　(a) 用 if 语句。　(b) 用 case 语句。　(c) 用 when else 语句。

Library ieee;

Use ieee.std_logic_1164.all;

Entity mymux is

    Port (    sel : in std_logic_vector(1 downto 0);      -- 选择信号输入

            Ain, Bin : in std_logic_vector(1 downto 0);    -- 数据输入

            Cout : out std_logic_vector(1 downto 0) );

End mymux;

六、根据原理图写出相应的 VHDL 程序：（15 分）

第 3 页共 5 页

七、综合题：（20 分）

（一）已知状态机状态图如图 a 所示；完成下列各题：

图 a 状态图

图 b 状态机结构图

1.    试判断该状态机类型，并说明理由。

2.    根据状态图，写出对应于结构图 b，分别由主控组合进程和主控时序进程组成的 VHDL 有限状态机描述

2005 年

一、单项选择题：（20 分）

1．大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是_______。

A. CPLD 是基于查找表结构的可编程逻辑器件；

B. CPLD 即是现场可编程逻辑器件的英文简称；

C. 早期的 CPLD 是从 GAL 的结构扩展而来；

D. 在 Xilinx 公司生产的器件中，XC9500 系列属 CPLD 结构；

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内容反馈

Rainlyla

2011-12-06

有点乱，看起很累。。并且没有答案。。

abc519516

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