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DDR3 Design Requirements for KeyStone Devices
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SPRABI1B—May 2014 DDR3 Design Requirements for KeyStone Devices Application Report Page 1 of 48
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SPRABI1B—May 2014
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of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this document.
Application Report
DDR3 Design Requirements for KeyStone Devices
High-Performance and Multicore Processors
Abstract
This document provides implementation instructions for the DDR3 interface
incorporated in the Texas Instruments (TI) KeyStone series of DSP devices. The DDR3
interface supports 1600 MT/s and lower memory speeds in a variety of topologies (see
the specific device Data Manual for supported speeds). This document assumes the
user has a familiarization with DRAM implementation concepts and constraints.
Contents
1 Migrating Designs from DDR2 to DDR3 (Features & Comparisons). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.1 Topologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.1.1 Balanced Line Topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.1.1.1 Balanced Line Topology Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.1.2 Fly-By Topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.1.2.1 Balanced Line Topology Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.2 ECC (Error Correction) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.3 DDR3 Features & Improvements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3.1 Read Leveling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3.2 Write Leveling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3.3 Pre-fetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3.4 ZQ Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3.5 Reset Pin Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.3.6 Additional DDR2 to DDR3 Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2 Prerequisites . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.1 High Speed Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.2 JEDEC DDR3 Specification – Compatibility & Familiarity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.3 Memory Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.4 Memory Speeds. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.5 Addressable Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.6 DDR3 SDRAM/UDIMM Memories, Topologies, and Configurations . . . . . . . . . . . . . . . . . . . . . . .10
2.6.1 Topologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10
2.6.2 Configurations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10
2.6.2.1 Memories – SDRAM Selection Criteria . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12
2.7 DRAM Electrical Interface Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
2.7.1 Slew. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
2.7.2 Overshoot & Undershoot Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
2.7.2.1 Overshoot & Undershoot Example Calculations . . . . . . . . . . . . . . . . . . . . . . . . . .15
2.7.3 Typical DDR3 AC & DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17
2.7.4 DDR3 Tolerances and Noise – Reference Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17
3 Package Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
3.1 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
3.1.1 ×4 SDRAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
3.1.2 ×8 SDRAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
3.1.3 ×16 SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
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3.1.4 ×32 SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
3.1.5 ×64 SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
4 Physical Design and Implementation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
4.1 Electrical Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
4.1.1 Pin Connectivity & Unused Pins – SDRAM Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
4.1.2 Pin Connectivity – ECC UDIMM & Non-ECC UDIMM Examples . . . . . . . . . . . . . . . . . . . . .20
4.2 Signal Terminations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
4.2.1 External Terminations – When Using Read & Write Leveling . . . . . . . . . . . . . . . . . . . . . . .21
4.2.2 External Terminations – When Read and Write Leveling is Not Used . . . . . . . . . . . . . . .21
4.2.3 Internal Termination – On-Die Terminations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
4.2.4 Active Terminations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
4.2.5 Passive Terminations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
4.2.6 Termination Component Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
4.3 Mechanical Layout and Routing Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
4.3.1 Routing Considerations – SDRAMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
4.3.1.1 Mechanical Layout – SDRAMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
4.3.1.2 Stack Up – SDRAMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
4.3.1.3 Routing Rules – General Overview (SDRAMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
4.3.1.4 Routing Rules – Address and Command Lines (SDRAMs). . . . . . . . . . . . . . . . . .27
4.3.1.5 Routing Rules – Control Lines (SDRAMs). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
4.3.1.6 Routing Rules – Data Lines (SDRAMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
4.3.1.7 Routing Rules – Clock Lines (SDRAMs). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
4.3.1.8 Routing Rules – Power (SDRAMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30
4.3.1.9 Round-Trip Delay Impact on Routing – KeyStone I . . . . . . . . . . . . . . . . . . . . . . . .30
4.3.1.10 Write Leveling Limit Impact on Routing – KeyStone I . . . . . . . . . . . . . . . . . . . .32
4.3.2 Routing Considerations – UDIMMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
4.3.2.1 Mechanical Layout – UDIMMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
4.3.2.2 Stack Up – UDIMMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
4.3.2.3 Routing Rules – General Overview (UDIMMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
4.3.2.4 Routing Rules – Address and Command Lines (UDIMMs). . . . . . . . . . . . . . . . . .36
4.3.2.5 Routing Rules – Control Lines (UDIMMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
4.3.2.6 Routing Rules – Data Lines (UDIMMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
4.3.2.7 Routing Rules – Clock Lines (UDIMMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
4.3.2.8 Routing Rules – Power (UDIMMs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
4.3.2.9 Write-Leveling Limit Impact on Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
4.4 Timing Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
4.5 Impedance Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
4.5.1 Routing Impedances – KeyStone I Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
4.5.1.1 Data Group Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
4.5.1.2 Fly-By Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
4.5.2 Routing Impedances – KeyStone II Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
4.5.2.1 Data Group Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
4.5.2.2 Fly-By Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
4.5.3 Comparison to JEDEC UDIMM Impedance Recommendations . . . . . . . . . . . . . . . . . . . . .42
4.6 Switching and Output Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
5 Simulation and Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
5.1 Simulation and Modeling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
5.2 Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
5.3 Models. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
5.4 TI Commitment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
6 Power. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
6.1 DDR3 SDRAM Power Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
6.1.1 Vref Voltage Requirements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
6.1.2 VTT Voltage Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
6.2 DSP DDR3 Power Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
6.3 DDR3 Power Estimation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
6.4 DSP DDR3 Interface Power Estimation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
6.5 Sequencing – DDR3 and DSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
7 Disclaimers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
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8 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
List of Tables
Table 1 ×8 Width DDR3 SDRAM Possible Configurations Supported. . . . . . . . . . . . . . . . . . . . . . . . . . . . .10
Table 2 ×16 Width DDR3 SDRAM Possible Configurations Supported. . . . . . . . . . . . . . . . . . . . . . . . . . . .11
Table 3 ×32 Width DDR3 SDRAM Possible Configurations Supported. . . . . . . . . . . . . . . . . . . . . . . . . . . .11
Table 4 Discrete SDRAM Configurations with ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12
Table 5 DDR3 SDRAM Selection Criteria for KeyStone I and KeyStone II Devices. . . . . . . . . . . . . . . . . .12
Table 6 OS & US Requirements for Address and Control Lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
Table 7 OS and US Requirements for CK, CK#, DQ, DQS, DQS#, and DM Lines . . . . . . . . . . . . . . . . . . . .14
Table 8 DDR3 Single-Ended Output Levels. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17
Table 9 DDR3 Differential Output Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 10 SDRAM Net Class Routing Rules. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
Table 11 Address and Command Line Numeric Routing Rules. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
Table 12 Control Line Numeric Routing Rules. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
Table 13 Data Lane Numeric Routing Rules. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
Table 14 Data and Data Strobe Byte Lane Grouping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
Table 15 Clock Lane Numeric Routing Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
Table 16 Maximum Round Trip Delay Example - Invert Clock Out Enabled and Disabled . . . . . . . . . 32
Table 17 Maximum Write Leveling Skew Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
Table 18 Minimum Write Leveling Skew Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
List of Figures
Figure 1 Typical DDR Balanced Line Topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Figure 2 Typical DDR3 Fly-By Architecture. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Figure 3 Control and Address Overshoot & Undershoot Requirements . . . . . . . . . . . . . . . . . . . . . . . . . .14
Figure 4 Data, Clock, Strobe, & Mask Overshoot & Undershoot Requirements. . . . . . . . . . . . . . . . . . . .14
Figure 5 Signal Overshoot Calculations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
Figure 6 Signal Undershoot Calculations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16
Figure 7 DSP-to-SDRAM Connection Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
Figure 8 DSP to UDIMM Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20
Figure 9 Interface Topology for Single and Dual Rank. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26
Figure 10 DDRCLKOUT and DQ/DQS/# Routing from the DSP to SDRAM(s) . . . . . . . . . . . . . . . . . . . . . .29
Figure 11 Data Group Impedances During Write Cycles on KeyStone I. . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Figure 12 Data Group Impedances During Read Cycles on KeyStone I . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 13 Fly-By Impedances on KeyStone I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
Figure 14 Data Group Impedances During Write Cycles on KeyStone II . . . . . . . . . . . . . . . . . . . . . . . . . .40
Figure 15 Data Group Impedances During Read Cycles on KeyStone II . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 16 Fly-By Impedances on KeyStone II. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
Figure 17 DDR3 Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
Scope
The primary goal of this document is to establish a minimum set of requirements
necessary to help assure functional success in new application designs for Texas
Instruments high performance multiprocessor DSPs incorporating DDR3 memory
interfaces.
Background
Technological advances in memory architecture in both speed and densities for DDR3
require a different mindset when it comes to application implementation and design
compared to the customary and traditional SRAM, DDR, and DDR2 devices.
Page 4 of 48 DDR3 Design Requirements for KeyStone Devices Application Report SPRABI1B—May 2014
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Related Specifications and Documentation
The following documentation shall be used in conjunction with this design guide to
properly design in and implement a successful DDR3 interface to Texas Instruments
high performance multiprocessor DSPs.
JESD 79-3C
JESD 79-3E
JEDEC DDR3 Standard
SPRUGV8
DDR3 Memory Controller for KeyStone Devices User Guide
By Part # TMS320TCI66xx Data Manual (appropriate data manual to be used)
SPRABI2:
Hardware Design Guide for KeyStone Devices
TN-41-04 DDR3 Dynamic On-Die Termination; Micron, technical Note
TN-41-06 DDR3 Termination Data Strobe (TDQS); Micron
MO-269D JEDEC Document: MO (Module Outline) {for DDR3}
SO-007B JEDEC Document: SO (Socket Outline)
TN-42-02 DDR3 ZQ Calibration; Micron
TN-04-54 High-Speed DRAM Controller Design; Micron,
TN-41-01 Calculating Memory System Power for DDR3; Micron,
TN-41-07 DDR3 Power-Up, Initialization, and Reset; Micron,
TN-41-08 Design Guide for Two DDR3-1066 UDIMM Systems; Micron
JEDEC 21-C Unbuffered DIMM Design Specification
Pub 95 PS-001A Connector Performance Standards for Outlines of Solid State Related Products – 240 pin
DDR3 UDIMM
SPRABI1B—May 2014 DDR3 Design Requirements for KeyStone Devices Application Report Page 5 of 48
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1 Migrating Designs from DDR2 to DDR3 (Features & Comparisons)
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1 Migrating Designs from DDR2 to DDR3 (Features & Comparisons)
This section is not intended to present a detailed listing of differences between DDR2
and DDR3 designs, but to provide key insight into specific differences that will have a
positive impact as customers migrate from a DDR2 to a DDR3 platform (based on the
assumption the DDR3 interface is implemented correctly).
1.1 Topologies
In a DDR2 to DDR3 comparison, the single greatest improvement from a topology
standpoint is the change from a Balanced T to a Fly-By architecture. Each architecture
is described briefly below.
1.1.1 Balanced Line Topology
In a traditional DDR2 design, a balanced T style topology is typically recommended (if
not required) for address and control lines (depending on the number of SDRAMs
used). This is generally recommended to balance any delays to each SDRAM device.
The general concept of a balanced line topology is not used in DDR3 implementations
in favor of fly-by topology, which better accommodates the higher-performance
SDRAMs. Figure 1 shows the general concept of the balanced line topology found in a
typical DDR2 design.
Figure 1 Typical DDR Balanced Line Topology
1.1.1.1 Balanced Line Topology Issues
The down side to the use of a balanced T line topology for DDR2 designs is that it may
introduce a varying amount of additional skew because of the inclusion of multiple
stubs and stub lengths for each individual net. The addition of multiple loads on
respective address and control nets limits bandwidth. Skews normally encountered
between the address/control and data nets also cause bandwidth limitations.
Address
Data
Control
DDR2
Address
Data
Control
DDR2
DSP
Data
Address
Control
DDR2 Interface
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