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杭州电子科技大学学生考试卷（ B ）卷

考试课程 EDA 技术与 VHDL 考试日期 2005 年月日成绩参考答卷

课程号教师号任课教师姓名

考生姓名

学号（8

位）

年级专业

一、单项选择题：（20 分）

1．IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉

及实现该功能块的具体电路的 IP 核为__________。A

A .软 IP B.固 IP C.硬 IP D.都不是

2．综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D

A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系

是唯一的（即综合结果是唯一的）。

3．大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是_

_ C __ 。

A. FPGA 是基于乘积项结构的可编程逻辑器件；

B. FPGA 是全称为复杂可编程逻辑器件；

C. 基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；

D. 在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。

4．进程中的变量赋值语句，其变量更新是_________。A

A. 立即完成；

B. 按顺序完成；

C. 在进程的最后完成；

5．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述

___________。D

A. 器件外部特性；

B. 器件的综合约束；

C. 器件外部特性与内部功能；

D. 器件的内部功能。

6．不完整的 IF 语句，其综合结果可实现________。A

A. 时序逻辑电路 B. 组合逻辑电路

C. 双向电路 D. 三态控制电路

7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优

化）；指出下列哪些方法是面积优化_________。B

① 流水线设计 ② 资源共享 ③ 逻辑优化 ④ 串行化 ⑤ 寄存器配平 ⑥ 关键路径法

A. ①③⑤ B. ②③④

C. ②⑤⑥ D. ①④⑥

8．下列标识符中，__________是不合法的标识符。B

A. State0 B. 9moon C. Not_Ack_0 D. signall

9．关于 VHDL 中的数字，请找出以下数字中最大的一个：__________。A

A. 2#1111_1110#

B. 8#276#

C. 10#170#

D. 16#E#E1

10．下列 EDA 软件中，哪一个不具有逻辑综合功能：________。B

A. Max+Plus II

B. ModelSim

C. Quartus II

D. Synplify

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内容反馈

JQ1218

2014-05-30

考试的好的复习资料!!
dragonfly112

2013-05-31

试卷不错~复习有用

abc519516

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