SPI_Slave.v

描述： SPI（串行外设接口）从机基于输入配置创建从机。在 MOSI 上一次接收一个字节还将在 MISO 上一次推出一个字节数据。任何有关输入字节的数据都将在 MISO 上运出。保持CS_n时，支持每个事务多个字节交易期间较低。 注意：i_Clk必须至少比i_SPI_Clk快 4 倍MISO 在未通信时是三态的。允许多个同一接口上的 SPI 从机。 参数：SPI_MODE，可以是 0、1、2 或 3。

spi-master-verilog_and_VHDL

GITHUB上一个非常好用的SPI开源代码，代码风格极好，注释清晰，结构简单，使用方便，初学者可以作为学习参考，有Verilog和VHDL两个版本。 ------------------------------------------------------------------------------------ // Note: i_Clk must be at least 2x faster than i_SPI_Clk // // Parameters: SPI_MODE, can be 0, 1, 2, or 3. See above. // Can be configured in one of 4 modes: // Mode | Clock Polarity (CPOL/CKP) | Clock Phase (CPHA) // 0 | 0 | 0 // 1 | 0 | 1 // 2 | 1 | 0 // 3 | 1 | 1 -------------------------------------------------------------------------------- // Control/Data Signals, input i_Rst_L, // FPGA Reset input i_Clk, // FPGA Clock // TX (MOSI) Signals input [7:0] i_TX_Byte, // Byte to transmit on MOSI input i_TX_DV, // Data Valid Pulse with i_TX_Byte output reg o_TX_Ready, // Transmit Ready for next byte // RX (MISO) Signals output reg o_RX_DV, // Data Valid pulse (1 clock cycle) output reg [7:0] o_RX_Byte, // Byte received on MISO // SPI Interface output reg o_SPI_Clk, input i_SPI_MISO, output reg o_SPI_MOSI

ARINC 429总线的Verilog代码实现

该代码在ACTEL的IP源码上进行了一定修改。实测可用。 ARINC 是美国航空无线电公司英文字头的缩写， 该公司1977年7月21日出版了“ARINC 429规范”一书，429规范就是飞机电子系统之间数字式数据传输的标准格式，在飞机上使用429总线的电子设备均应遵守这个规范，这样才能保证电子设备之间数据通讯的标准化，通用化。

MLX90614模块环境温度对实测温度的影响

测试环境温度从10摄氏度到45摄氏度阶梯变换； 测试方法：从10摄氏度开始，每增加5摄氏度，记录测试数据，将恒温台设置为36摄氏度。

PartE7_Wireless_LAN_Simplified_Addendum_Ver1.10

SD Simplified PartE7_Wireless_LAN_Simplified_Addendum_Ver1.10 July 25 ,2018

tcp_ip_core

堆栈实现 TCP/IP 终结点（包括 DHCP）。它与微芯片ENC28J60芯片对接，实现MAC和PHY层。 它可以用作执行与服务器的 TCP 连接的客户端（在这种情况下，它可以通过 DHCP 请求动态获取 IP 地址），也可以用作其他客户端可以通过启动 TCP 连接来连接的"服务器"。

FTDI FT60x USB3.0 to AXI bus master

FT601 USB3.0的verilog驱动。搬运自opencores。 特征: FTDI FT601 USB FIFO 设备的接口。 AXI-4 总线主机，支持增量突发和多个未完成的事务（用于高性能）。 2 x 8KB FIFO（映射到 Xilinx FPGA 中的块母体）。 设计用于在 FPGA 中工作 = 100MHz（根据 FTDI FT60x 最大时钟速率）。 使用 FT60x 245 模式协议（32 位模式）。 支持 32 GPIO。 能够持续管道 AXI-4 突发读取 = 170MB/s并写入 = 230MB/s。

USB Host Core

USB 1.1 主机控制器 此 IP 内核是一个切断的 USB 主机控制器，允许与全速 （12mbps） USB 设备通信。 IP 通过 AXI4-Lite 从机登记接口访问，用于控制、状态和数据。 要发送或接收的数据存储在某些内部 FIFO中。数据通过 AXI4-Lite 从访问。没有与此 IP 关联的 DMA 。 核心功能很好，非常小，但在执行 USB 传输所需的 CPU 周期方面效率相当低。

USB 2.0 Function Core

这是一个符合 USB 2.0 的内核。USB 2.0 允许数据传输 480 Mb/s。由于接口速度高，此内核需要外部 PHY。已经开发了适用于 USB 的行业标准 PHY 接口。此接口简称为 USB 收发器宏单元接口或 UTMI。USB 内核的主机接口将符合 WISHBONE SoC 标准。

USB3300_ulpi_wrapper.v

USB3300的vrilog版本的驱动代码，搬运自外网opencores. This file is open source HDL; you can redistribute it and/or modify it under the terms of the GNU General Public License as published by the Free Software Foundation; either version 2 of the License, or (at your option) any later version. This file is distributed in the hope that it will be useful,but WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for more details.