使用Xilinx verification ip验证自己设计的axi lit slave master端
axi lit协议实现及对xilinx vip的基本使用 包括slave端和master端协议电路设计的实现并使用xilinx verification ip验证自己的设计
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verilog序列检测器,序列11010 mealy状态机和moore状态机实现 一段式、三段式状态机实现
基2,8点DIT-FFT,三级流水线verilog实现,输入采用32位输入,计算精度较高,且注释清楚,方便参考。