AES 加密verilog代码

完整的AES加密的verilog代码，经过验证在FPGA内可以实现，而且还附带相应的仿真环境和可以执行的脚本文件，极具参考价值，一种典型的AES加密的verilog实现方式

伪随机序列verilog程序

生成伪随机序列的verilog代码，可以通过Modelsim仿真。