基于FPGA的AXI-lite接口 UART设计

内含工程文件可以直接运行，且有仿真文件可以直接运行仿真看波形。文件中有文档讲解和程序注释也可以参考理解。

基于FPGA的SPI通讯协议设计 包含两个工程文件，一个是主机，一个是从机。有仿真文件，可以直接仿真观看波形。有文档讲解

1 、SPI接口基本介绍 ​ SPI，是英语Serial Peripheral interface的缩写，顾名思义就是串行外围设备接口。SPI是一种高速的，全双工，同步的通信总线（一般的实现通常能达到甚至超过10 Mbps），并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。它可以使FPGA与各种外围设备以串行方式进行通信以交换信息。 外围设备包括FLASHRAM、网络控制器、LCD显示驱动器、A/D转换器、MCU和其他功能集成电路芯片参数寄存器配置等（因为芯片有很多功能，要通过设置寄存器不同的开关来打开或关闭相应的功能，一上电去初始化寄存器）。

基于FPGA的同步fifo设计。

FIFO (First-In-First-Out) 是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。在数字ASIC/SOC设计中常常被使用。FIFO通常可用于以下几种目的： - 跨时钟域 - 在将数据发送到芯片外之前将其缓冲（例如，发送到DRAM或SRAM） - 缓冲数据以供软件在以后查看 - 存储数据以备后用 ​ FIFO按工作时钟域的不同又可以分为：同步FIFO和异步FIFO。同步FIFO的写时钟和读时钟为同一个时钟，FIFO内部所有逻辑都是同步逻辑，常常用于交互数据缓冲。异步FIFO的写时钟和读时钟为异步时钟，FIFO内部的写逻辑和读逻辑的交互需要异步处理，异步FIFO常用于跨时钟域交互。 ​

基于FPGA的目标检测

本系统可通过两种方法实现目标的跟踪，一种是通过包盒子技术实现目标的框选，另外一种是通过将高空坠物的目标像素赋予红色作为警示颜色。 第一种方法，首先需要计算高空坠物目标的XY坐标，同时找到XY轴上的最大值和最小值。然后通过包盒子技术，将该四个极值点连成一个矩形，同时再连成一个小一点的矩形，将大于小矩形且小于大矩形的区域赋予红色，即可实现目标的跟踪框选。 第二种方法，通过帧间差分计算，得到差分图像后，进行判别。将大于预设值的像素赋予红色，即可将目标覆盖成红色。 本工程在Vivado 2018.1上开发，下载后可直接运行。

基于FPGA的移动目标检测（帧差法）

VIVADO2018.1 win10 工程下载后，可以直接运行

基于FPGA的视频图像拼接融合（附源码）

设计的架构通过基于特征和关键点拼接两个视频输入来生成具有更宽视野的视频。 架构经过优化，可以实时生成输出。 该系统大致可以分为三个子系统： * 预处理 * 基于 SIFT 的特征提取 * 框架拼接