设计一款简单计算器，能够完成4位（十进制9999）以内的加、减、乘、除法运算，并以10进制形式输出结果。要求包括：键盘扫描、 按键消抖、运算、显示

内含设计代码、覆盖率报告、综合报告（约束、面积、性能）。 手写报告照片包括：功能简介、设计方案、接口信号（外部管脚）说明、子模块功能说明、设计方案、接口信号、仿真说明、覆盖率报告、后仿真结果、综合结果报告（约束、面积、性能）

西电System Verilog系统验证技术实验一报告.docx

实验一要求： 1、理解mcdf_root_test::gen_stop_callback()和mcdf_root_test::run_stop_callback()的作用。 2、按照实验代码中的要求，实现测试用例mcdf_burst_test，并且在波形中检查三个通道的激励是否按照符合BURST发送要求。 3、实现测试用例mcdf_fifo_full_test，在满足至少有两个channel的ready信号同时拉低时，并且channel FIFO中的数据全部从MCDT送出时，才可以停止测试。

《Spice 电路仿真课程》 结业报告.rar

基于CMOS的集成运算放大电路 西电《Spice 电路仿真课程》 结业报告： 1. spice 技术及其发展综述报告； 2. 基于 spice 的电路仿真报告（包含： 电路创建的项目文件，其中 simulation Profile 单独建立）；

版图设计上机实验报告.rar

西电《集成电路版图设计》实验报告，实验一：三输入或与门设计；实验二：针对IO的缓冲器版图设计。要求：实验报告要涵盖分析计算过程

基于MATLABA Simulink的DDS建模与实现.rar

学习DDS的基本原理与框架，熟悉每一组成部分的工作，学习Simulink各个模块的同时深入了解DDS每一部分的作用与实现方式。分析DDS每一部分的工作原理与实现方法，在Simulink里利用相应模型搭建实现DDS每一部分的功能。

Verilog HDL设计64bits算术乘法器.rar

1.用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现，底层乘法器可以使用FPGA内部IP实现； 2.基于modelsim仿真软件对电路进行功能验证； 3.基于Quartus平台对代码进行综合及综合后仿真，芯片型号不限； 4.电路综合后的工作频率不低于50MHz。