verilog的lvds输出模块
lvds输出模块、verilog、vivado、源码
陀螺仪数据verilog滤波和排序模块、适配常用陀螺仪、冒泡排序算法、滤波算法、fpga、verilog、vivado、quartus ll等
1、serdes的aurora时使用; 2、verilog; 3、vivado; 4、上班已测试的工程,包含源代码; 5、速率可通过更改工程而改变;
rs485,uart、vivado、verilog、串口、可通过上位机串口软件发送数据,RS485的fpga工程可接收参数数据;
图像缩放模块-最大支持10放缩放 压缩包中包括缩放源码,仿真源码、仿真照片及照片、bin、txt装换工具,使用平台是xilinx
图像产生模块-支持任意分辨率,可设置输出黑、白、红、蓝、横条、竖条、左斜杆、右斜杠、灰阶、定制化的logo等,支持xilinx、intel、安路等平台; 代码使用verilog编写,
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