pg054-Xilinx-7系列PCIe-IP核用户手册.pdf
XILINX-7 PCI-e ip核手册，中文版 1 目录 2 概述 5 3 系统接口信号 6 4 PCI Express接口信号 6 5 事务层的接口信号 6 5.1 通用事务接口信号 7 5.2 传输接口信号 8 5.3 接收接口信号 9 5.4 物理层接口 10 5.5 配置接口 14 5.6 中断接口信号 18 5.7 错误报告接口 18 5.8 动态配置接口 19 5.9 内部接口 19 6 PCI配置空间 19 7 IP核的设计 23 7.1 总体设计概要 24 7.1.1 64Bit事务层接口设计 24 7.1.2 128Bit事务层接口设计 39 7.1.3 IP核对事务的处理策略 58 7.1.4 原子操作（Atomic Operations） 60 7.1.5 IP核的Buffer和流控制 60 7.1.6 物理层的控制和状态接口的设计指导 63 7.1.7 配置空间寄存器和配置接口的设置指导 68 7.1.8 额外的包处理的要求 79 7.1.9 消息TLPs的处理 79 7.1.10 用户错误报告 79 7.1.11 错误检测 85 7.2 电源管理 90 7.2.1 活跃状态的电源管理模式（ASPM） 90 7.2.2 可编程的电源管理模式（PPM） 90 7.3 中断请求的产生 92 7.3.1 用户应用对PCI兼容中断模式的处理 93 7.3.2 用户应用对MSI中断模式的处理 94 7.3.3 MSI-X模式 95 7.4 2通道、4通道和8通道链路的建立 96 7.4.1 链路远端设备支持的通道数少于本地设备 96 7.4.2 通道存在故障的情况 96 7.4.3 通道逆转 96 7.5 动态重配置接口的使用 96 7.5.1 读写DRP接口 97 7.5.2 DRP接口其它需要注意的事项 97 7.5.3 DRP地址映射 98 7.6 Tandem配置（搭配配置） 107 7.6.1 支持的设备 108 7.6.2 Tandem工具的工作流程 108 7.6.3 Tandem PROM 109 7.6.4 Tandem PCIe 111 7.6.5 在用户自定义的硬件上使用Tandem 114 7.6.6 Tandem配置的RTL设计 115 7.6.7 Tandem配置细节 116 7.6.8 Tandem资源限制 119 7.6.9 移动PCIe的复位引脚 119 7.6.10 仿真Tandem IP核 120 7.6.11 计算Tandem bitstream的加载时间 120 7.6.12 Bitstream的大小 122 7.7 时钟 122 7.7.1 同步和非同步的时钟 123 7.8 Resets 125 7.9 协议层 126 7.9.1 事务层 126 7.9.2 数据链路层 126 7.9.3 物理层 126 7.9.4 配置管理 127 7.10 共享逻辑 127 7.10.1 共享时钟 128 7.10.2 共享GT_COMMON 129 7.10.3 共享GT_COMMON和时钟 130 7.10.4 内部的共享GT_COMMON和时钟 131 7.10.5 时钟接口 132 7.11 FPGA的配置 133 7.11.1 配置术语 133 7.11.2 配置访问时序 134 7.11.3 推荐配置 137 7.11.4 7系列FPGA的配置时序 137 7.11.5 示例分析 137 8 设计流程 138 8.1 配置和生成IP核 139 8.1.1 Base模式 139 8.1.2 Advanced模式 145 8.1.3 生成IP核 151 8.2 约束IP核 152 8.2.1 设备，封装和速度级别选择 152 8.2.2 IP核I/O引脚分配 152 8.2.3 IP核物理约束 153 8.2.4 IP核时序约束 153 8.2.5 重新部署IP核 153 8.2.6 可用的PCIe资源 154 8.2.7 推荐的GT的位置 160 8.3 仿真 166 8.3.1 PIPE Mode Simulation 166 8.3.2 后期综合（Post-Synthesis）网表的功能仿真 167 9 Example设计 168 9.1 终端模式的配置概述 168 9.1.1 仿真设计概述 168 9.1.2 设计实现概述 169 9.1.3 Example设计的组成部分 170 9.2 PIO example设计 170 9.2.1 系统概述 170 9.2.2 PIO硬件 171 9.2.3 基地址寄存器的支持 172 9.2.4 PIO应用 175 9.2.5 PIO的操作 179 9.2.6 配置程序的Example设计 180
