fpga 面试题

fpga 面试题 FPGA工程师面试试题 1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系. 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能.在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻. 4、什么是Setup 和Holdup时间?(汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setup time和hold time的定义和在时钟信号延迟时的变化.(未知) 7、解释setup和hold time violation,画图说明,并说明解决办法.(威盛VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求.建立时间是指触发 器的时钟信号上升沿到来以前,数据稳定不变的时间.输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器. 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.如果hold time 不够,数据同样不能被打入触发器.

用verilog写的正弦波发生器

用verilog写的正弦波发生器 module sin(clk,rst_n,clock_1,addr_div_1,sin_data); input clk; input rst_n; output[9:0] sin_data; output[9:0] addr_div_1; //output[9:0] addr_div; output clock_1; wire clock; wire[9:0] addr_div; wire[9:0] address; wire[9:0] line; //wire[7:0] q; //wire[9:0] cnt_temp; div U1( .clk(clk), .rst_n(rst_n), .clock_1(clock_1), .clock(clock) ); counter U2( .clock(clock), .rst_n(rst_n), .addr_div_1(addr_div_1), .addr_div(line) ); sinwave U3( .clock(clock), .address(line), .q(sin_data) );