PS端开发UDP通信,完成网口助手收发一致
PS端以太网,网上没有UDP的开发发送接收,vitis进去大多数都是TCP的,我需要用的是UDP,自定义加上用户端IP地址和端口,故作次修改,已实现UDP收发一致以供大家学习参考。
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主要是运用匹配滤波来在FPGA端实现对同步信号的提取,实验仿真modelsim以实现,可以运行实现对应标准,详情后续会在我的文章中更新主要内容。
verilog编写,通过pn码进行自设计的高循环65536的随机数,合适跑仿真,已经在Matlab上进行统计验证,服从随机分布,适合FPGA等研究跑仿真以及运用。
工具:Quartus、Modelsim、VS code。 内容:quartus编写verilog,实现的四位计数器,modelsim仿真。 适用人群:初学FPGA者,verilog入门。