FPGA彩灯控制器代码（vivado）

考核项目及评分标准 1．基于Verilog语言采用有限状态机设计彩灯控制器，控制LED灯实现预想的演示花型。利用计数器对规定花型演示次数进行计数，同时利用七段数码管线上计数的十进制数。 2．设计内容： （1）功能：设计彩灯控制器，要求控制16个LED灯演示花型一个周期为：从两边往中间逐个亮，全灭；从中间往两头逐个亮，全灭；循环以上行为过程。 （2）一个周期的花型演示完毕后计数器进行计数（0—9），同时用七段数码管线上计数结果。 （3）添加复位按钮，复位后花型演示以及计算功能清零。 （4）采用有限状态机设计，利用vivado自带的仿真软件编写TestBench文件对设计测试。 （5）按要求完成电子版实验报告，需体现设计思路并附上源码。

fpga-vhdl course-learn

fpga-vhdl course-learn

FPGA与ddr3通讯内存自检

1. 基于Artix-7芯片xc7a200t-sbv484 2. 使用Vivado提供的MIG7作为DDR3的控制器 3. 使用Vivado提供的DDR3验证模型ddr3_model 4. 一个内存自检模块的建模和验证

stm32h743zit6

SRAM、uart、timer、gpio

stm32h743vit6

uart、timer、gpio

使用stm32cubemx配置FMC,用uart串口验证CPU与SRAM通讯是否正常

1.硬件条件：使用芯片stm32f407zg,使用usart1，SRAM bus总线A0~A18,D0~D15, debug：wire。

实现上位机与FPGA uart交互

目的：实现上位机与FPGA uart交互 开发环境：quatus prime 18.1，芯片 altera ：EP4CE15F23C8。 实验现象： 1.使用uart：bps=9600（参数可调整），8n1数据结构发送和接收数据。 2.上位机与FPGA 64位数据通讯，16bit head+16地址（最高位0：写；1：读）+32数据。 3.  驱动数据参考下图 《regtable_uartledseg》