VGA_Timing.zip

采用Verilog 语音实现, VGA 接口标准时序代码，支持随意修改分辨率、前后肩等参数，对应还有时序解析代码，方便对不确定分辨率的输入VGA 信号进行时序解析。

资源优化的Verilog实现除法模块

Verilog 代码实现的资源优化版本的除法模块，实测符合各种除法配置，已在项目中大量运用，支持32位数据除法

Verilog指定频率、力度输入项的PWM 生成模块

Verilog 实现的源码，输入指定频率，和力度，生成对应的PWM 输出模块，代码思路可扩展到其他应用场景。有不明白的可以@我做解答

清晰明了的hough 变换实现直线检测

清晰明了的hough 变换实现直线检测，看过还不清楚的，可以直接@我做回答。