VerilogHDL设计的要点

通过本章十个阶段的练习，一定能逐步掌握Verilog HDL 设计的 要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后 仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数 字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法 现象和掌握高级的Verilog HDL 系统任务，以及与C 语言模块接口的方法（即PLI），这些已 超出的本书的范围。有兴趣的同学可以阅读Verilog 语法参考资料和有关文献，自己学习， 我们将在下一本书中介绍Verilog 较高级的用法

llR数字滤波器的设计

利用MATLAB信号处理工具箱中的滤波器设计和分析工具(FDAToo1)可以很方便地设计出符合应用要求的未经量化的IIR滤波器。需要将MATLAB设计出的IIR滤波器进一步分解和量化，从而获得可用FPGA实现的滤波器系数。由于采用了级联结构，因此如何将滤波器的每一个极点和零点相组合，从而使得数字滤波器输出所含的噪声最小是个十分关键的问题