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  • Gen_TestBench.exe

    TestBench生成器 首次更新 2021.8.14 根据同一路径下的Verilog/System Verilog文件生成相对应的TestBench； 自定义时钟频率； 适应不同编辑器； 限制： 只能生成单个文件的TestBench，且要在同一目录下； 时钟信号必须包含“clock”或“clk”，大小写不限； 复位信号必须包含“reset”或“rst”，大小写不限； 后缀为“_n”的复位信号会被识别为低电平有效，否则默认高电平有效； 目前只支持端口声明在端口列表里的设计文件。

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    2021-08-14
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  • Enc8b10b.rar

    基于LUT的8B/10B编码器。 一个时钟周期出结果； 先进行5B/6B编码，并更新RD信号，再根据更新后的RD信号进行3B/4B编码，且产生下次编码的RD信号。

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    2019-12-13
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  • 基于verilog的BIN-BCD码转换器

    输入为不大于999999的二进制数，输出为24bitBCD码；转换时长为20个时钟周期。

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    2018-12-16
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  • ad7928 verilog驱动

    ad7928 verilog驱动程序，8通道二进制12bit原始数据分别输出

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    2018-10-29
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  • DE1-SoC引脚分配表

    台湾友晶 DE1-SoC 开发板 引脚分配表（Excel）注明了板上常用外设对应SoC的引脚

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    2018-07-14
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  • TPA3140D2 EVM 中文用户手册

    TPA3140D2 EVM 中文用户手册

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    2017-04-08
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Verdvana
码龄9年
Qualcomm

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