verilog语言，闸门

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verilog语言，闸门

: 闸门计数器代码.txt 它一般由信号输人单元,主闸门,闸门时间控制单元,计数显示单元等部分组成。而闸门时间控制单元又是电子计数器的核心,对其连接作适当改换,可以实现诸如频率、周期、频率比、累加计数等多功能测试。目前通用电子计数器...
评级：0 浏览量：86 收藏量：0 资源大小：913B 上传时间：2011-08-23

: FPGA Verilog 计算信号频率，基础时钟100Mhz，通过锁相环ip核生成200Mhz检测时钟，误差在10ns 增大“软件闸门”的有效范围或者提高“标准时钟信号”的时钟频率fs，可以减小误差，提高测量精度。实际闸门下被测时钟信号周期数为X，设被测信号时钟周期为Tfx，它的时钟频率fx = 1/Tfx，由此可得等式：X * Tfx = X...
评级：0 浏览量：79 收藏量：0 资源大小：4.76MB 上传时间：2024-06-02

: 基于verilog的数字频率计代码仿真和报告 1. Verilog HDL的使用：Verilog HDL是一种广泛应用的硬件描述语言，能够用来进行各种层次的逻辑设计和描述。 2. 数字频率计的设计：数字频率计的设计需要考虑到测量范围、显示方式、计数器溢出标志、闸门标志等技术...
评级：0 浏览量：438 收藏量：3 资源大小：412KB 上传时间：2014-04-22

: eda设计，数字频率计利用硬件描述语言（VerilogHDL），EDA 软件（QuartusⅡ），设计一个能测量方波信号频率的频率计，可预置定时闸门时间/0.1/1s/10s，具有连续测量功能，测量的频率范围分成两个频段是10-1MHz ，测量结果用6个数码管十...
评级：5 浏览量：503 收藏量：8 资源大小：4.13MB 上传时间：2023-04-24

: 基于FPGA的数字频率计源码（基于DE2开发板）-电路方案特点是:无论底层还是顶层文件均用VerilogHDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，...
评级：0 浏览量：1113 收藏量：8 资源大小：118.75MB 上传时间：2021-04-22

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