基于verilog等小测频代码

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基于verilog等小测频代码

: 基于verilog等小测频代码 基于verilog等小测频代码，按自己编写的，仿真测试过了，可以实现
评级：0 浏览量：56 收藏量：0 资源大小：744KB 上传时间：2012-05-24

: 基于Verilog的数字频率计的代码 Vorilog语言编写的数字频率计测频部分的代码，本人毕业设计测频部分实用代码，绝对有效。系统的时钟频率为100M，包含50M的自检信号。
评级：4 浏览量：2544 收藏量：13 资源大小：6.86MB 上传时间：2018-05-13

: 频率计verilog语言描述基于FPGA的verilog语言描述频率测量，数码管显示，0-60MHZ
评级：0 浏览量：333 收藏量：1 资源大小：23.4MB 上传时间：2017-07-25

: 频率计VERILOG 基于Xilinx FPGA的频率计Verilog代码，频率计显示使用6位数码管，测频范围10Hz至100MHz，有1秒、0.1秒、0.01秒三档，档位选择通过复位按钮复用选择。
评级：5 浏览量：376 收藏量：4 资源大小：164KB 上传时间：2012-03-18

: EDA课程设计期末大作业——基于FPGA的数字频率计设计.rar 频率计的核心测频模块采用了基于 FPGA 大规模可编程逻辑器件的 EDA 设计技术，依据自上而下的设计方法，将测频模块按照实现功能的不同划分成了多个子模块，用 Verilog 程序实现了每个子模块的功能，最后通过顶层设计...
评级：0 浏览量：3789 收藏量：56 资源大小：28.3MB 上传时间：2020-06-05

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