Allegro16.3仿真文档
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2011-06-12
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第一章 高速设计与 PCB 仿真流程
本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence的Allegro SPB16.3的PCB仿真流程。
1.1 高速信号与高速设计
随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的
影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。当频率超过50MHz时，PCB走线
则必须以传输线考虑，而在评定系统性能时也必须考虑PCB板材的电参数影响。当系统时钟频率达到120MHz及更高
时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电
子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。高速系
统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系
统的一定份量（比如说1/3），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化
的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2 数字
信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见下图所示。
传输线效应
信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，
如果传输延迟时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，
反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间呢？一般地，
信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升
时间和允许的布线长度(延时)的对应关系。
信号上升时间与允许布线长度的对应关系
PCB 板上每单位英寸的延时为0.167ns。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通
常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。
设Tr为信号上升时间，Tpd为信号线传播延时(见下图)。若Tr≥4Tpd，信号落在安全区域。若2Tpd≤Tr≤4Tpd，信号
落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方
法。
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