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数电课程设计-简易数字时钟

课程设计

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1. 课程设计任务：用CPLD设计简易数字时钟。 2. 要求：（1）具有计时功能，用6位数码管分别显示时、分、秒信号。（2）具有校时功能，进行时校时时不能对分计数器的状态有影响，进行分校时时不能对时计数器的状态有影响；校时结束后，秒计数器要清零。

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一、课程设计任务及要求…………………………………………………………………………………………………

二、课程设计目的………………………………………………………………………………………………………... 2

三、系统工作原理综述及原理框图………………………………………………………………………………………

四、各单元电路工作原理、电路图及仿真结果…………………………………………………………………………

1.模 24 计数器……………………………………………………………………………………………………….. 3

2.模 60 计数器……………………………………………………………………………………………………….. 4

3.分频器……………………………………………………………………………………………………………… 7

4.校时控制器………………………………………………………………………………………………………… 8

五、数字时钟原理图及仿真结果…………………………………………………………………………………………

六、下载到实验箱、较时及测试结果……………………………………………………………………………………

七、课程设计小结…………………………………………………………………………………………………………

附录：设备清单

一、课程设计任务及要求

1. 课程设计任务：用 CPLD 设计简易数字时钟。

2. 要求：

（1）具有计时功能，用 6 位数码管分别显示时、分、秒信号。

（2）具有校时功能，进行时校时时不能对分计数器的状态有影响，进行分校时时不能对时计数

器的状态有影响；校时结束后，秒计数器要清零。

二、课程设计目的

1.通过完成课程设计，掌握实际问题的逻辑分析，学会对实际问题进行逻辑状态分配、化简。

2.掌握简单数字系统问题的控制电路设计要求及信号之间的配合。

3.掌握数字电路各单元电路与总体电路的设计、调试、模拟仿真方法。

4.掌握一个较复杂电路在实现时，出现问题时的分析思路与解决办法；学会模块化、层次化进行

电路设计的方法。

三、系统工作原理综述及原理框图

系统框图如下图所示：

系统工作原理综述：

由系统框图可知，此数字时钟由七部分组成：标准时钟源、分频器、秒计数器、分计数器、时

计数器、分校时控制器、时校时控制器、译码显示器。其中标准时钟源已经提供为 1KHZ；分频

器将其分为两种计时信号，一种为计数信号，为 1HZ；一种为校时信号，为 5HZ(可自行设定)。

系统正常工作时，所有计数器处于计数状态，结果经译码后由数码管显示出来；当清零键按下时

所有计数器均被清零，时钟显示 00：00：00；当按下分校时键时，校时信号加到分计数器时钟

端，使得分计数器快速计数，达到分较时的效果，同时秒计数器清零，且时计数器显示的数字不

变；当按下时校时键时，校时信号加到时计数器时钟端，使得时计数器快速计数，达到时较时的

效果，同时秒计数器清零，且分计数器显示的数字不变。

四、各单元电路工作原理、电路图及仿真结果

1. 模 24 计数器：

模 24 计数器由两片 BCD 计数器 74160 级联构成，这里采用同步置数法。

反馈状态 S 反＝ 23 （ 10 ）＝00100011（8421BCD ），将高位 74160 的 QB, 低位

74160 的 QA,QB 端通过与非门连接到两片计数器的同步置数端。计数初置数为

00000000（8421BCD），当计数至 00100011（8421BCD）时，触发置数功能，计数器重

新计数，进位端产生一个负向的跃变。此次设计中，模 24 计数器的进位信号未被用到。

模 24 计数器用于时计数器。

模 24 计数器的原理图：

仿真设置：

仿真结束时间 End time：10us；网格尺寸 Grid size：100ns；

输入计数信号 clk_in 周期：200ns.

为便于观察仿真结果，将模 24 计数器的译码器部分去掉，将计数器输出端改为 d0～

d7，d[3..0]为低位，d[7..4]为高位，并用 BCD 码显示出来。

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