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基于VerilogHDL语言的课堂智能响铃系统设计.doc
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基于VerilogHDL语言的课堂智能响铃系统设计.doc
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1 引 言
20 世纪末,电子技术获得了飞速的发展,在其推动下,现代电子产品几乎渗透了社会
的各个领域,有力地推动了社会生产力的发展和社会信息化程度的提高,同时也使现代电
子产品性能进一步提高,产品更新换代的节奏也越来越快。课堂智能响铃系统走时精度高,
稳定性好,实用方便,不需要经常调教,这种响铃具有时、分、秒计数显示功能,以 24
小时循环计时,时钟计数显示时有 LED 灯的花样显示,具有调节小时、分钟及清零的功
能以及整点报时功能。
1.1 课程设计目的
作为通信专业的学生,通过这次 EDA 方面的课程设计,可以提高我们对 EDA 领域
及通信电路设计领域的认识,有利于培养我们在通信电路 EDA 方面的设计能力。一人一
题特别有利于锻炼我们独立分析问题和解决问题的能力。设计过程的复杂加老师的严格
要求有益于培养我们严谨的工作作风。本次课题是计算机组成原理的课程设计,旨在通
过自己对所需功能芯片的设计与实现来巩固以前所学的计算机硬件基础知识,同时也提
高动手实践的能力,还有为将来进行更大规模更复杂的开发积累经验。
1.2 课程设计内容
本次设计以智能打铃为主,实现时钟计数:完成时、分、秒的正确计时并且显示
所计的数字;对秒、分——60 进制计数,即从 0 到 59 循环计数,时钟——24 进制计数,
即从 0 到 23 循环计数,并且在数码管上显示数值。以及时间设置:手动调节分钟、小
时,可以对所设计的时钟任意调时间,这样使数字钟真正具有使用功能。我们可以通
过实验板上的键 7 和键 4 进行任意的调整,因为我们用的时钟信号均是 1HZ 的,所以
每 LED 灯变化一次就来一个脉冲,即计数一次。清零功能:reset 为复位键,低电平时
实现清零功能,高电平时正常计数。可以根据我们自己任意时间的复位蜂鸣器在整点
时有报时信号产生,蜂鸣器报警,产生“滴答.滴答”的报警声音。LED 灯在时钟显示时
1
有花样显示信号产生。即根据进位情况,LED 不停的闪烁,从而产生“花样”信号。
2 理论基础
2.1 Verilog HDL 语言概述
Verilog HDL 是一种硬件描述语言(HDL:Hardware Discription Language),是
一种以文本形式来描述数字系统硬件的结构和行为的语言。Verilog HDL 就是在用
途最广泛的 C 语言的基础上发展起来的一种件描述语言, 1983 年,Gateway
Design Automation (GDA )硬 件 描 述 语 言 公司 的 Philip Moorby 首 创了 Verilog
HDL。后来 Moorby 成为 Verilog HDL-XL 的主要设计者和 Cadence 公司的第一合伙
人。1984 至 1986 年,Moorby 设计出第一个关于 Verilog HDL 的仿真器,并提出了
用于 快 速 门 级 仿 真的 XL 算 法 ,使 Verilog HDL 语 言 得 到 迅速发 展 。 1987 年
Synonsys 公 司开始 使 用 Verilog HDL 行为 语 言 作 为 综合工 具 的 输 入 。 1989 年
Cadence 公司收购了 Gateway 公司,Verilog HDL 成为 Cadence 公司的私有财产。
1990 年初,Cadence 公司把 Verilog HDL 和 Verilog HDL-XL 分开,并公开发布了
Verilog HDL。随后成立的 OVI(Open Verilog HDL International)组织负责 Verilog
HDL 的发展并制定有关标准,OVI 由 Verilog HDL 的使用者和 CAE 供应商组成。
1993 年,几乎所有 ASIC 厂商都开始支持 Verilog HDL,并且认为 Verilog HDL-XL
是最好的仿真器。同时,OVI 推出 2.0 版本的 Verilong HDL 规范,IEEE 则将 OVI
的 Verilog HDL2.0 作为 IEEE 标准的提案。1995 年 12 月,IEEE 制定了 Verilog HDL
的标准 IEEE1364-1995。目前,最新的 Verilog 语言版本是 2000 年 IEEE 公布的
Verilog 2001 标准,其大幅度地提高了系统级和可综合性能。
Verilog HDL 的最大特点就是易学易用,如果有 C 语言的编程经验,可以在
一个较短的时间内很快的学习和掌握,因而可以把 Verilog HDL 内容安排在与
ASIC 设计等相关课程内部进行讲授,由于 HDL 语言本身是专门面向硬件与系统
设计的,这样的安排可以使学习者同时获得设计实际电路的经验。与之相比 ,
VHDL 的学习要困难一些。但 Verilog HDL 较自由的语法,也容易造成初学者犯一
2
些错误,这一点要注意。
Verilog HDL 既是一种行为描述语言,也是一种结构描述语言。如果按照一定
的规则和风格编写代码,就可以将功能行为模块通过工具自动转化为门级互连的
结构模块。这意味着利用 Verilog 语言所提供的功能,就可以构造一个模块间的清
晰结构来描述复杂的大型设计,并对所需的逻辑电路进行严格的设计。Verilog
HDL 硬件描述语言在电子设计自动化中扮演着重要的角色,他是 EDA 技术研究的
重点之一。
下面列出的是 Verilog 语言的主要功能:
可描述顺序执行或并行执行的程序结构;
用延迟表示式或事件表达式来明确地控制过程的启动时间;
通过命名的事件来触发其他过程里的激活行为或停止行为;
提供了条件和循环等程序结构;
提供了可带参数且非零延续时间的任务程序结构;
提供了可定义新的操作符的函数结构;
提供了用于建立表达式的算术运算符、逻辑运算符和位运算符;
提供了一套完整的表示组合逻辑基本元件的原语;
提供了双向通路和电阻器件的描述;
可建立 MOS 器件的电荷分享和衰减模型;
可以通过构造性语句精确地建立信号模型;
2.2 MaxplusII 简介
Max+plusII(或写成 Maxplus2,或 MP2) 是 Altera 公司推出的的第三代 PLD 开发系统
(Altera 第四代 PLD 开发系统被称为:QuartusII,主要用于设计新器件和大规模 CPLD/
FPGA).使用 MAX+PLUSII 的设计者不需精通器件内部的复杂结构。设计者可以用自己
熟悉的设计工具(如原理图输入或硬件描述语言)建立设计,MAX+PLUSII 把这些设
计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计,使
用 MAX+PLUSII,从设计输入到器件编程完毕,用户拿到设计好的逻辑电路,大约只
需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面,Maxplus2
3
被公认为是最易使用,人机界面最友善的 PLD 开发软件,特别适合初学者使用。
通常可将 Maxplus2 设计流程归纳为以下 7 个步骤:
(1)使用文本编辑器输入设计源文件。在传统设计中,设计人员是应用传统的原
理图输入方法来开始设计的。自 90 年代初,Verilog、VHDL、AHDL 等硬件描述语言
的输入方法在大规模设计中得到了广泛应用。
(2)前仿真(功能仿真)。设计的电路必须在布局布线前验证电路功能是否有效。
(3)设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设
转化翻译过程,即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种
数据格式(网表)。
(4)优化。对于上述综合生成的网表,根据布尔方程功能等效的原则,用更小更
快的综合结果代替一些复杂的单元,并与指定的库映射生成新的网表,这是减小电路
规模的一条必由之路。
(5)布局布线。
(6)后仿真(时序仿真)需要利用在布局布线中获得的精确参数再次验证电路的
时序。
(7)生产。布线和后仿真完成之后,就可以开始 ASCI 或 PLD 芯片的投产。
Max Plus II 的设计流程可以用如下图 2.1 所示。
图 2.1Max Plus II 设计流程
从图 2.1 可清晰了解到 Max Plus II 提供了一种与结构无关的设计环境,使设计者能
方便地进行设计输入、快速处理和器件编程。他包括设计输入编辑、编译网表提取、
数据库建立、逻辑综合、逻辑分割、适配、延时网表提取、编辑文件汇编以及编程下
载 9 个步骤。
图 形 成
VHDL 编
辑器
编 译
网 表
提取
数 据
库 建
立
逻 辑
综合
逻 辑
分割
匹配延 时
网 表
提取
编 辑
文 件
汇编
编 辑
器
4
3 课堂智能响铃系统的设计方案
3.1 设计思路
系统设计:根据总体方框图及各部分分配的功能可知,本系统可以由秒计数器、
分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法,子模块利用 Verilog HDL 语言设计,顶层文件用原理图的设
计方法。显示:小时采用 24 进制,而分钟和秒均 60 进制。
课堂智能响铃系统的电路组成方框图 3.1 所示。
图 3.1 响铃系统流程图
对各模块进行连线,从而得到以下总线路图如图 3.2 所示。
数字时钟
控制单元
时调整 分调整
使能端信号
CLK 信号
时显示
分显示
秒显示
24 进制
60 进制
60 进制
LED 显示
整点报时
花样显示
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