HDL语言与ASIC原理：Verilog设计实例3.pdf
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2.1
5
AOI
…
assign y_out = ~((x_in1 & x_in2) | (x_in3 & x_in4 & x_in5));
…
X_in3
X_in4
X_in5
X_in1
X_in2
y_out
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