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2.1 模块结构
电路图符号的引脚也是程序模块的端口，程序模块描述了电
路图符号所实现的逻辑功能。例如：第 2 ， 3 行代码说明
接口的信号流向，第 4 ， 5 行代码说明了模块的逻辑功能。
Verilog 结构位于 module 和 endmodule 声明语句之间，
每个 Verilog 程序包括 4 个主要部分：端口声明， I/O 声明，
“数据类型”（内部信号）声明，功能定义。
module block(a,b,c,d);
input a,b;
output c,d;
assign c=a ︱ b;
assign d=a ＆ b;
endmodule
a c
b d
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