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This reference manual targets application developers. It provides complete information on how to use the STM32L0x2 microcontroller memory and peripherals. The STM32L0x2 is a line of microcontrollers with different memory sizes, packages and peripherals. For ordering information, mechanical and electrical device characteristics please refer to the corresponding datasheets. ### STM32L0x2 参考手册关键知识点概览 #### 一、文档概述与规范在《STM32L0x2参考手册》的开篇部分，作者为应用开发者提供了关于如何使用STM32L0x2微控制器内存和外设的完整指南。该系列微控制器根据不同内存大小、封装类型以及外设配置的不同，分为多个型号。 **文档内容主要包括：** 1. **文档约定** - **缩写词表**：列出与寄存器相关的常见缩写。 - **术语表**：提供专业术语定义。 - **外设可用性**：介绍不同STM32L0x2型号中哪些外设是可用的。 - **产品类别定义**：明确STM32L0x2系列微控制器的产品分类标准。 2. **系统与内存概述** - **系统架构**：包括Cortex®-M0+核心、DMA总线、总线矩阵等。 - **内存组织**：详细介绍内存映射及寄存器边界地址等。 - **嵌入式SRAM**：介绍内置的SRAM及其特性。 - **启动配置**：探讨启动配置选项，包括双银行模式、物理重映射等。 #### 二、系统与内存结构详解 ##### 2.1 系统架构 STM32L0x2系列采用以下总线架构： - **S0: Cortex®-总线**：负责处理CPU与内存之间的数据交换。 - **S1: DMA-总线**：用于DMA操作，实现高效的数据传输。 - **总线矩阵**：管理各总线间的访问权限，确保数据流顺畅。 - **AHB/APB 桥接器**：连接高速AHB总线与低速APB总线，提高系统整体性能。 ##### 2.2 内存组织 - **介绍**：STM32L0x2系列支持多种内存类型，如闪存、SRAM等，并通过灵活的配置满足不同应用场景需求。 - **内存映射与寄存器边界地址**：详细说明了STM32L0x2系列微控制器的内存分配方案，以及各种寄存器的具体地址范围。 - **嵌入式SRAM**：描述了内置SRAM的特性，如容量、读写速度等。 - **启动配置**： - **银行交换（仅限Category 5设备）**：允许用户在不同启动配置之间切换，以适应特定需求。 - **物理重映射**：允许改变某些内存区域的物理位置，以优化性能或满足特殊设计要求。 - **内置引导加载程序**：提供了一种无需外部存储器即可启动的方式。 #### 三、闪存程序内存与数据EEPROM ##### 3.1 引言本章节详细介绍了STM32L0x2系列微控制器的闪存功能，包括其主要特点、工作原理以及保护机制等。 ##### 3.2 NVM 主要特点 - **NVM（非易失性内存）**：包括闪存和数据EEPROM两种类型，主要用于存储程序代码和数据。 - **双银行启动能力**：允许用户在两个独立的闪存区之间进行切换，以便于更新软件而不中断服务。 - **读取操作**： - **读取协议**：规定了如何从NVM中读取数据。 - **CPU频率/操作模式/NVM读取时间的关系**：分析不同条件下读取NVM的速度差异。 - **数据缓冲**：利用缓存技术提高读取效率。 - **写入/擦除操作**： - **写入/擦除协议**：描述了如何将数据写入NVM或擦除现有内容。 - **解锁/锁定操作**：提供了一种机制来防止意外修改NVM中的内容。 - **NVM写入/擦除操作的详细描述**：进一步解释了写入和擦除过程中的具体步骤。 - **并行写半页Flash程序内存**：支持快速写入大量数据的能力。 - **状态寄存器**：监控NVM当前的状态，如是否正在进行写入或擦除等操作。 ##### 3.4 内存保护 - **RDP (Read-Out Protection)**：一种保护措施，可以阻止未经授权的读取尝试。 - **PcROP (Proprietary Code Read-Out Protection)**：更高级别的保护，专为保护专有代码而设计。 - **防止意外写入/擦除操作**：提供了一系列方法来避免非预期的写入或擦除行为。 - **写入/擦除保护管理**：介绍了如何启用或禁用这些保护机制，以及如何在必要时更改设置。《STM32L0x2参考手册》为开发人员提供了深入理解STM32L0x2系列微控制器内存管理和外设使用的关键信息。通过对系统架构、内存组织以及闪存管理等方面的详细介绍，有助于开发者充分利用STM32L0x2系列的强大功能。

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February 2016 DocID025941 Rev 3 1/980

RM0376

Reference manual

Ultra-low-power STM32L0x2 advanced ARM

-based

32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32L0x2 microcontroller memory and peripherals.

The STM32L0x2 is a line of microcontrollers with different memory sizes, packages and

peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

corresponding datasheets.

For information on the ARM

Cortex

-M0+ core, please refer to the Cortex

-M0+ Technical

Reference Manual.

Related documents

 Cortex

-M0+ Technical Reference Manual, available from www.arm.com.

 STM32L0 Series Cortex

-M0+ programming manual (PM0223).

 STM32L0x2 datasheets.

www.st.com

Contents RM0376

2/980 DocID025941 Rev 3

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

1.2 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

1.3 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

1.4 Product category definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

2 System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

2.1.1 S0: Cortex®-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

2.1.2 S1: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

2.1.3 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

AHB/APB bridges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.2.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 56

2.3 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.4 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

Bank swapping (category 5 devices only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

Physical remap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

Embedded bootloader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

3 Flash program memory and data EEPROM (FLASH) . . . . . . . . . . . . . . 63

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

3.2 NVM main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

3.3 NVM functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

3.3.1 NVM organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

3.3.2 Dual-bank boot capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.3.3 Reading the NVM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

Protocol to read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

Relation between CPU frequency/Operation mode/NVM read time. . . . . . . . . . .70

Data buffering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72

3.3.4 Writing/erasing the NVM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Write/erase protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78

Unlocking/locking operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79

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RM0376 Contents

Detailed description of NVM write/erase operations. . . . . . . . . . . . . . . . . . . . . . .82

Parallel write half-page Flash program memory . . . . . . . . . . . . . . . . . . . . . . . . . .88

Status register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92

3.4 Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.4.1 RDP (Read Out Protection) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

3.4.2 PcROP (Proprietary Code Read-Out Protection) . . . . . . . . . . . . . . . . . 95

3.4.3 Protections against unwanted write/erase operations . . . . . . . . . . . . . . 97

3.4.4 Write/erase protection management . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

3.4.5 Protection errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Write protection error flag (WRPERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99

Read error (RDERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99

3.5 NVM interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

3.5.1 Hard fault . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.6 Memory interface management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.6.1 Operation priority and evolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100

Write/erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101

Option byte loading. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101

3.6.2 Sequence of operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Read as data while write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101

Fetch while write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102

Write while another write operation is ongoing . . . . . . . . . . . . . . . . . . . . . . . . . .102

3.6.3 Change the number of wait states while reading . . . . . . . . . . . . . . . . . 102

3.6.4 Power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

3.7 Flash register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Read registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .104

Write to registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .104

3.7.1 Access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . . . . . . 105

3.7.2 Program and erase control register (FLASH_PECR) . . . . . . . . . . . . . 106

3.7.3 Power-down key register (FLASH_PDKEYR) . . . . . . . . . . . . . . . . . . . 110

3.7.4 PECR unlock key register (FLASH_PEKEYR) . . . . . . . . . . . . . . . . . . 110

3.7.5 Program and erase key register (FLASH_PRGKEYR) . . . . . . . . . . . . 110

3.7.6 Option bytes unlock key register (FLASH_OPTKEYR) . . . . . . . . . . . . 111

3.7.7 Status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

3.7.8 Option bytes register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . . . 114

3.7.9 Write protection register 1 (FLASH_WRPROT1) . . . . . . . . . . . . . . . . . 116

3.7.10 Write protection register 2 (FLASH_WRPROT2) . . . . . . . . . . . . . . . . . 117

3.7.11 Flash register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Contents RM0376

4/980 DocID025941 Rev 3

3.8 Option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

3.8.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

3.8.2 Mismatch when loading protection flags . . . . . . . . . . . . . . . . . . . . . . . 120

3.8.3 Reloading Option bytes by software . . . . . . . . . . . . . . . . . . . . . . . . . . 120

4 Cyclic redundancy check calculation unit (CRC) . . . . . . . . . . . . . . . . 121

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

4.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

4.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Polynomial programmability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123

4.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

4.4.1 Data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

4.4.2 Independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . . . . . 124

4.4.3 Control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

4.4.4 Initial CRC value (CRC_INIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.4.5 CRC polynomial (CRC_POL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.4.6 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

5 Firewall (FW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

5.2 Firewall main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

5.3 Firewall functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

5.3.1 Firewall AMBA bus snoop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

5.3.2 Functional requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Debug consideration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128

Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129

Interruptions management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129

5.3.3 Firewall segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

Code segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129

Non-volatile data segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129

Volatile data segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130

5.3.4 Segment accesses and properties . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

Segment access depending on the Firewall state . . . . . . . . . . . . . . . . . . . . . . .130

Segments properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

5.3.5 Firewall initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

5.3.6 Firewall states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Opening the Firewall. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133

Closing the Firewall . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133

DocID025941 Rev 3 5/980

RM0376 Contents

5.4 Firewall registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.4.1 Code segment start address (FW_CSSA) . . . . . . . . . . . . . . . . . . . . . . 134

5.4.2 Code segment length (FW_CSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.4.3 Non-volatile data segment start address (FW_NVDSSA) . . . . . . . . . . 135

5.4.4 Non-volatile data segment length (FW_NVDSL) . . . . . . . . . . . . . . . . . 135

5.4.5 Volatile data segment start address (FW_VDSSA) . . . . . . . . . . . . . . . 136

5.4.6 Volatile data segment length (FW_VDSL) . . . . . . . . . . . . . . . . . . . . . . 136

5.4.7 Configuration register (FW_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

5.4.8 Firewall register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

6 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.1.1 Independent A/D and DAC converter supply and reference voltage . . 140

On packages with more than 64 pins and UFBGA64. . . . . . . . . . . . . . . . . . . . .140

On packages with 64 pins or less (except BGA package) . . . . . . . . . . . . . . . . .140

6.1.2 RTC and RTC backup registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

RTC registers access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .141

6.1.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

6.1.4 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 141

Range 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .142

Range 2 and 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .142

6.1.5 Dynamic voltage scaling configuration . . . . . . . . . . . . . . . . . . . . . . . . 143

6.1.6 Voltage regulator and clock management when VDD drops

below 1.71 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

6.1.7 Voltage regulator and clock management when modifying the

VCORE range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

6.1.8 Voltage range and limitations when VDD ranges from 1.71 V to 2.0 V 144

6.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

6.2.1 Power-on reset (POR)/power-down reset (PDR) . . . . . . . . . . . . . . . . . 147

6.2.2 Brown out reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

6.2.3 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 148

6.2.4 Internal voltage reference (VREFINT) . . . . . . . . . . . . . . . . . . . . . . . . . 149

6.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

6.3.1 Behavior of clocks in low-power modes . . . . . . . . . . . . . . . . . . . . . . . . 151

Sleep and Low-power sleep modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151

Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151

6.3.2 Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

6.3.3 Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

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