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VHDL期末考试题.pdf
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VHDL期末考试题.pdf
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1.结构体的三种描述方式: -行为描述 -数据流描述 -结构化描述
2.一般将一个完整的 VHDL程序称为设计实体
3. VHDL设计实体的基本结构由库、程序包、实体、结构体和配置组成。
4.VHDL不区分大小写。
5.常用的库: library ieee ,程序包: use ieee.std_logic_1164.all
6.VHDL程序的基本结构至少应包括实体、结构体和对库的引用声明。
7.在 VHDL程序中使用的文字、数据对象、数据类型都需要事先声明 。
8. VHDL的实体由实体声明和结构体组成。 VHDL的实体声明部分指定了设计单元的输入出端
口或引脚,它是设计实体对外的一个通信界面,是外界可以看到的部分。 VHDL 的结构体用
来描述实体的逻辑结构和逻辑功能,它由 VHDL语句构成,是外界看不到的部分。
9.端口方向模式: IN(输入)、OUT(输出 <构造体内部不能再使用 >)、INOUT(双向)、BUFFER
(缓冲 <构造体内部可再使用 >)
10.VHDL的标识符名必须以(字母开头) ,后跟若干字母、数字或单个下划线构成,但最后
不能为(下划线) ,不能连续两个下划线相连。
11. 为信号赋初值的符号是(: =);程序中,为变量赋值的符号是(: =),为信号赋值的符
号是( <=)
12. VHDL的数据类型包括标量类型、复合类型、存储类型和文件类型
请列出 3 个 VHDL 语言的数据类型,如实数、位等。位矢量,字符,布尔量,整数,字
符串,时间,错误等级,自然数,正整数。
13. VHDL的操作符包括逻辑、算术、关系和并置四类
14.可编程逻辑器件: CPLD、FPGA、GAL、PLA、PAL(早期 )
CPLD(复杂 可编程逻辑器件 ):基于乘机项技术构造的可编程逻辑器件,不需要配置外部
程序寄存芯片
FPGA(
现场可编程门阵列
):基于查找表技术构造的可编程逻辑器件,需要配置外部程序寄
存芯片
15.VHDL客体或数据对象:常量、信号、变量(可被多次赋值) 、文件。
16.一个 VHDL 程序中可以使用多个进程 process 语句,一个设计实体可以拥有多个结构体。
17.VHDL的预算操作包括:逻辑运算符、关系运算符、乘法运算符 (优先级 <<<)
逻辑运算符、关系运算符、加减并置运算符、正负运算符、乘法运算符、
18.VHDL中 std_logic 类型:‘Z’表示高阻, ‘X’表示不确定
19.将一个信 width 定义为一个 4 位标准逻辑向量为: signal width :std_logic_vector(3 downto 0)
定义一个变量 a,数据类型为 4 位位向量: variable a :bit_vector(3 downto 0)
20.赋值语句是并行执行, IF 语句是串行执行。
21.标准逻辑是一个具有九值逻辑的数据类型
22.表示‘ 0’‘1’两值逻辑的数据类型是 bit ,表示‘ 0’‘1’‘Z’等九值逻辑的数据类型是
std_logic ,表示空操作的数据类型是 NULL
23.<=是小于等于关系运算符,又是赋值运算操作符
/= 是不相等操作符,功能是在条件判断是判断操作符两端不相等。
NOT 是逻辑运算符,表示取反,在所有操作符中优先级最高。
30.并置运算符 & 的功能是 把多个位或位向量合并为一个位向量 。
24.位类型的初始化采用字符,位矢量用字符串
25.进程必须位于结构体内部,变量必须定义于进程内部
26.进程执行的机制是敏感信号发生跳变
27. VHDL语言可以有以下 3 种形式的子结构描述语句: BLOCK语句结构; PROCESS语句结
2
构和 SUBPROGRAMS结构。
29 整型对象的范围约束通常用 range 关键词,位矢量用 downto/to 关键词。
31. 判断 CLK信号上升沿到达的语句是 if clk ’event and clk = ‘1’ then .
32. IF 语句各条件间具有不同的优先级。
33、任何时序电路都以 时钟 为驱动信号,时序电路只是在 时钟信号的边沿 到来时,
其状态才发生改变。
34、 Moore 状态机输出只依赖于器件的当前状态,与 输入信号 无关。
35. 、IF 语句根据指定的条件来确定语句执行顺序,共有 3 种类型: 用于门闩控制的 IF
语句、用于二选一控制的 IF 语句、用于多选择控制的 IF 语句。
简答题:
1、简述信号与变量的区别。
a. 信号延时赋值,变量立即赋值 b. 信号的代入使用 <=,变量的代入使用 := ;
c. 信号在实际的硬件当中有对应的连线,变量没有
2、 简述可编程逻辑器件的优点。
a. 集成度高,可以替代多至几千块通用 IC 芯片 . 极大减小电路的面积,降低功耗,提高可
靠性 b. 具有完善先进的开发工具 . 提供语言、 图形等设计方法, 十分灵活 . 通过仿真工具来
验证设计的正确性 c. 可以反复地擦除、 编程,方便设计的修改和升级 d. 灵活地定义管脚功
能,减轻设计工作量,缩短系统开发时间 f. 保密性好
3、试比较 moore 状态机与 mealy 状态机的异同。
Moore 输出只是状态机当前状态的函数 . Mealy 输出为有限状态机当前值和输入值的函数
3、 简述 VHDL语言与计算机语言的差别。
a. 运行的基础。 计算机语言是在 CPU+RAM构建的平台上运行。 VHDL设计的结果是由具
体的逻辑、触发器组成的数字电路 b. 执行方式 . 计算机语言基本上以串行的方式执
行.VHDL在总体上是以并行方式工作 c. 验证方式 . 计算机语言主要关注于变量值的变
化.VHDL要实现严格的时序逻辑关系
4、 简述实体端口的模式
输入( Input ):clk 、 reset 、 en、addr 等
输出( Output ):输出信号,不能内部引用
双向( Inout ):可代替所有其他模式,用于设计双向总线
缓冲( Buffer ):与 Output 类似,但允许该管脚名作为一些逻辑的输入信号
5、 进程语句是设计人员描述结构体时使用最为频繁的语句,简述其特点。
a. 它可以与其它进程并发执行,并可存取结构体或实体中所定义的信号;
b. 进程结构中的所有语句都是按顺序执行的
3
c. 为了启动进程,在进程结构中必须包含一个显式的敏感信号量表或者包含一个 wait
语句; d. 进程之间的通信是通过信号量的传递来实现的
6、 简述如何利用计数器精确控制时序。
a. 只要知道晶振频率 f ,即可知道周期 T=1/f ;
b. 使用一个计数器,可以通过计数值 n,精确知道当计数值为 n 时消耗的时间 t =nT;
上例中以 n 为控制条件,可以控制其它信号在某时刻变高,某时刻变低,从而产生精
确时序
编程题:
1.3-8 译码器 0
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY decoder_3_to_8 IS
PORT (a,b,c,g1,g2a,g2b:IN STD_LOGIC;
y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END decoder_3_to_8;
ARCHITECTURE rtl OF decoder_3_to_8 IS
SIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0);
BEGIN
indata <= c & b & a;
PROCESS (indata,g1,g2a,g2b)
BEGIN
IF (g1 = '1' AND g2a = '0' AND g2b = '0' ) THEN
CASE indata IS
WHEN "000"=> y <= "11111110";
WHEN "001" => y <= "11111101";
WHEN "010" => y <= "11111011";
WHEN "011" => y <= "11110111";
WHEN "100" => y <= "11101111";
WHEN "101" => y <= "11011111";
WHEN "110" => y <= "10111111";
WHEN "111" => y <= "01111111";
WHEN OTHERS=> y <= "XXXXXXXX";
END CASE;
ELSE
y <= "11111111";
END IF;
END PROCESS;
END rtl;
3、填写完成一个 3-8 线译码器的真值表( 5 分),并写出其 VHDL程序( 10 分)。
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