汉明码编码与译码的设计（Verilog）

使用m序列发生器，产生输入信号，经过串并转换为汉明码编码器的输入，得到汉明码编码。再随机产生错误，输入到汉明码译码器中，得到正确输出。经过并串转换，得到输出信号。