ADC128s022驱动_Verilog

module adc128s022(
Clk,
Rst_n,

Channel,
Data,

En_Conv,
Conv_Done,
ADC_State,
DIV_PARAM,

ADC_SCLK,
ADC_DOUT,
ADC_DIN,
ADC_CS_N
);

input Clk; //输入时钟
input Rst_n; //复位输入，低电平复位
input [2:0]Channel; //ADC转换通道选择
output reg [11:0]Data; //ADC转换结果

input En_Conv; //使能单次转换，该信号为单周期有效，高脉冲使能一次转换
output reg Conv_Done; //转换完成信号，完成转换后产生一个时钟周期的高脉冲
output ADC_State; //ADC工作状态，ADC处于转换时为低电平，空闲时为高电平
input [7:0]DIV_PARAM; //时钟分频设置，实际SCLK时钟 频率 = fclk / （DIV_PARAM * 2）

output reg ADC_SCLK;  //ADC 串行数据接口时钟信号
output reg ADC_CS_N;  //ADC 串行数据接口使能信号