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### STM32F407 参考手册关键知识点解析 #### 一、文档概述与规范本手册针对的是应用开发者，提供了关于如何使用 STM32F405xx、STM32F407xx、STM32F415xx 和 STM32F417xx 微控制器内存及外设的完整信息。手册中，这些微控制器将统称为 STM32F40x 和 STM32F41x，除非另有特别指明。文档还包含了以下几部分： 1. **文档约定**：这部分介绍了文档中使用的术语缩写以及外围设备的可用性。 2. **内存和总线架构**：详细描述了系统的架构、内存组织和映射等内容。 3. **CRC 计算单元**：介绍了 CRC 单元的基本概念、主要功能等。 #### 二、文档约定 ##### 2.1 文档约定 - **寄存器缩写列表**：用于解释文档中出现的寄存器名称缩写，方便读者理解。 - **外围设备可用性**：概述了不同型号的 STM32F40x 和 STM32F41x 微控制器中各种外围设备的可用性情况，帮助开发者根据项目需求选择合适的型号。 #### 三、内存和总线架构这部分是 STM32F407 参考手册的核心内容之一，详细阐述了 STM32F40x 和 STM32F41x 的内存和总线架构，为开发者提供了深入了解和高效利用硬件资源的基础。 ##### 3.1 系统架构系统架构包括多个子系统总线（S0 至 S7），以及 AHB/APB 桥接器和总线矩阵等组件。 - **S0：I-bus** - 指令总线，用于取指令。 - **S1：D-bus** - 数据总线，用于数据读写操作。 - **S2：S-bus** - 系统总线，连接了部分系统资源。 - **S3, S4：DMA 内存总线** - 用于 DMA 操作的数据传输。 - **S5：DMA 外设总线** - 连接 DMA 控制器与外部设备。 - **S6：以太网 DMA 总线** - 专门用于以太网 DMA 操作。 - **S7：USB OTG HS DMA 总线** - 用于 USB 高速通信的 DMA 操作。 - **总线矩阵** - 控制各个总线之间的访问优先级和冲突。 - **AHB/APB 桥接器 (APB)** - 连接 AHB 总线与 APB 总线，实现高速总线到低速总线的桥接。 ##### 3.2 内存组织本节详细介绍了 STM32F40x 和 STM32F41x 微控制器的内存组织方式。 - **内存映射** - 描述了各部分内存的地址范围及其用途。 - **嵌入式 SRAM** - 包括几个不同大小的 SRAM 块，支持不同的工作模式。 - **位带技术** - 一种特殊的内存映射技术，允许开发者通过内存操作位。 - **嵌入式 Flash 存储器** - 提供了详细的 Flash 结构和读取接口说明。 - **自适应实时内存加速器 (ART Accelerator™)** - 介绍了一种提高 Flash 存储器访问速度的技术。 ##### 3.3 启动配置启动配置部分介绍了 STM32F40x 和 STM32F41x 的启动过程和配置选项，包括启动模式的选择、启动时钟的配置等。 #### 四、CRC 计算单元 CRC 计算单元是用于计算循环冗余校验值的一个硬件模块，用于确保数据传输的完整性。 - **CRC 介绍** - 介绍了 CRC 的基本原理。 - **CRC 主要特性** - 列出了 CRC 单元的主要功能和特点。 - **CRC 功能** - 详细描述了 CRC 单元的工作流程、输入输出接口等细节。通过以上内容的详细介绍，开发者可以全面了解 STM32F407 参考手册中的关键知识点，并能够有效地利用这些信息来设计和开发基于 STM32F407 的应用。

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September 2011 Doc ID 018909 Rev 1 1/1316

RM0090

Reference manual

STM32F405xx, STM32F407xx, STM32F415xx and STM32F417xx

advanced ARM-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32F405xx, STM32F407xx, STM32F415xx and STM32F417xx

microcontroller memory and peripherals. The STM32F405xx, STM32F407xx,

STM32F415xx and STM32F417xx will be referred to as STM32F40x and STM32F41x

throughout the document, unless otherwise specified.

The STM32F40x and STM32F41x constitute a family of microcontrollers with different

memory sizes, packages and peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

STM32F40x and STM32F41x datasheets.

For information on programming, erasing and protection of the internal Flash memory

please refer to the STM32F40x and STM32F41x Flash programming manual.

For information on the ARM Cortex™-M4F core, please refer to the Cortex™-M4F Technical

Reference Manual.

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Available from www.arm.com:

■

Cortex™-M4F Technical Reference Manual, available from:

http://infocenter.arm.com/help/topic/com.arm.doc.ddi0439c/DDI0439C_cortex_m4_r0p1_trm.pdf

Available from STMicroelectronics web site (http://www/st.com):

■

STM32F40x and STM32F41x datasheets

■

STM32F40x and STM32F41x Flash programming manual (PM0081)

www.st.com

Contents RM0090

2/1316 Doc ID 018909 Rev 1

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

1.2 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

2.1.1 S0: I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

2.1.2 S1: D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

2.1.3 S2: S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

2.1.4 S3, S4: DMA memory bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

2.1.5 S5: DMA peripheral bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.1.6 S6: Ethernet DMA bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.1.7 S7: USB OTG HS DMA bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.1.8 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.1.9 AHB/APB bridges (APB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.3 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

2.3.1 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

2.3.2 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

2.3.3 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

2.3.4 Flash memory read interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

2.3.5 Adaptive real-time memory accelerator (ART Accelerator™) . . . . . . . . 57

2.4 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

3 CRC calculation unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.1 CRC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

3.4.1 Data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

3.4.2 Independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . . . . . . 61

3.4.3 Control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

3.4.4 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

RM0090 Contents

Doc ID 018909 Rev 1 3/1316

4 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

4.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

4.1.1 Independent A/D converter supply and reference voltage . . . . . . . . . . . 64

4.1.2 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

4.1.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

4.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.1 Power-on reset (POR)/power-down reset (PDR) . . . . . . . . . . . . . . . . . . 68

4.2.2 Brownout reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.3 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

4.3.1 Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

4.3.2 Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

4.3.3 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

4.3.4 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

4.3.5 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

4.3.6 Programming the RTC alternate functions to wake up the device from

the Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

4.4 Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

4.4.1 PWR power control register (PWR_CR) . . . . . . . . . . . . . . . . . . . . . . . . 78

4.4.2 PWR power control/status register (PWR_CSR) . . . . . . . . . . . . . . . . . . 79

4.4.3 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

5 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

5.1.1 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

5.1.2 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

5.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

5.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

5.2.3 PLL configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

5.2.4 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

5.2.5 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.2.6 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.2.8 RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Contents RM0090

4/1316 Doc ID 018909 Rev 1

5.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

5.2.11 Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . . 91

5.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

5.3.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . 93

5.3.2 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . . 95

5.3.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . 97

5.3.4 RCC clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . 99

5.3.5 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 102

5.3.6 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 104

5.3.7 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 105

5.3.8 RCC APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . 105

5.3.9 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 108

5.3.10 RCC AHB1 peripheral clock register (RCC_AHB1ENR) . . . . . . . . . . . 110

5.3.11 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 112

5.3.12 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 113

5.3.13 RCC APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . 113

5.3.14 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 117

5.3.15 RCC AHB1 peripheral clock enable in low power mode register

(RCC_AHB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

5.3.16 RCC AHB2 peripheral clock enable in low power mode register

(RCC_AHB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

5.3.17 RCC AHB3 peripheral clock enable in low power mode register

(RCC_AHB3LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

5.3.18 RCC APB1 peripheral clock enable in low power mode register

(RCC_APB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

5.3.19 RCC APB2 peripheral clock enabled in low power mode register

(RCC_APB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

5.3.20 RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 128

5.3.21 RCC clock control & status register (RCC_CSR) . . . . . . . . . . . . . . . . 129

5.3.22 RCC spread spectrum clock generation register (RCC_SSCGR) . . . . 131

5.3.23 RCC PLLI2S configuration register (RCC_PLLI2SCFGR) . . . . . . . . . 132

5.3.24 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

6 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.1 GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.3.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

RM0090 Contents

Doc ID 018909 Rev 1 5/1316

6.3.2 I/O pin multiplexer and mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

6.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

6.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

6.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

6.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

6.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

6.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

6.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

6.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

6.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

6.3.13 Using the OSC32_IN/OSC32_OUT pins as GPIO PC14/PC15

port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

6.3.14 Using the OSC_IN/OSC_OUT pins as GPIO PH0/PH1 port pins . . . . 146

6.3.15 Selection of RTC_AF1 and RTC_AF2 alternate functions . . . . . . . . . . 146

6.4 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

6.4.1 GPIO port mode register (GPIOx_MODER) (x = A..I) . . . . . . . . . . . . . 148

6.4.2 GPIO port output type register (GPIOx_OTYPER) (x = A..I) . . . . . . . . 148

6.4.3 GPIO port output speed register (GPIOx_OSPEEDR)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

6.4.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

6.4.5 GPIO port input data register (GPIOx_IDR) (x = A..I) . . . . . . . . . . . . . 150

6.4.6 GPIO port output data register (GPIOx_ODR) (x = A..I) . . . . . . . . . . . 150

6.4.7 GPIO port bit set/reset register (GPIOx_BSRR) (x = A..I) . . . . . . . . . . 150

6.4.8 GPIO port configuration lock register (GPIOx_LCKR)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

6.4.9 GPIO alternate function low register (GPIOx_AFRL) (x = A..I) . . . . . . 152

6.4.10 GPIO alternate function high register (GPIOx_AFRH)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

6.4.11 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

7 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 155

7.1 I/O compensation cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

7.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

7.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 155

7.2.2 SYSCFG peripheral mode configuration register (SYSCFG_PMC) . . 156

7.2.3 SYSCFG external interrupt configuration register 1

(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

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