FPGA设计全流程.pdf
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2009-05-27
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FPGA 设计全流程：Modelsim>>Synplify.Pro>>ISE
第一章 Modelsim 编译 Xilinx 库
第二章 调用 Xilinx CORE-Generator
第三章 使用 Synplify.Pro 综合 HDL 和内核
第四章 综合后的项目执行
第五章 不同类型结构的仿真
第一章 Modelsim 编译 Xilinx 库
本章介绍如何编译 HDL 必须的 Xilinx 库和结构仿真。
创建将被编译库的目录
在编译库之前，最好先建立一个目录（事实上必须建立一个目录），步骤如下。（假设
Modelsim 的安装目录是“$Modeltech_6.0”，ISE 的安装目录是“$Xilinx”）
◆ 在“$Modeltech_6.0/”目录下建立一个名为 XilinxLib 的文件夹；
◆ 启动 Modelsim 后，从“File”菜单项中点击“Change Directory”并指定到刚刚
建立的那个文件夹“XilinxLib”；
◆ 接下来要做的事情是将 Xilinx 库编译到“XilinxLib”文件夹中。有三个库需要被
编译。它们分别是“simprims”，“unisims”和“XilinxCoreLib”；（所有这些库文
件都在“$Xilinx/verilog/src”目录下）
◆ 点击 Modelsim 中的“Workspace”窗口，建立一个名为 Xilinx_CoreLib 的新库；（这
个操作创建一个名为“Xilinx_CoreLib”的文件夹，你可以在“Workspace”窗口
中看到它）
◆ 现在开始编译！在“Compile”菜单中点击“Compile”，选择
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