用 verilog语言设计UART 带FIFO 32位

// +FHDR--------------------------------------------------------------------------------------------------- // N // ------------------------------------------------------------------------------------------------------------- // PROJECT ：Coding Style // ------------------------------------------------------------------------------------------------------------- // FILE NAME ： // DEPARTMENT ： // AUTHOR ：hui // AUTHOR'S EMAIL ：wenhuj102@sina.com // ------------------------------------------------------------------------------------------------------------- // RELEASE HISTORY // VERSION DATE AUTHOR DESCRIPTION // // // ------------------------------------------------------------------------------------------------------------- // KEYWORDS ：UART // ------------------------------------------------------------------------------------------------------------- // ABSTRACT ： // ------------------------------------------------------------------------------------------------------------- // PARAMETERS // PARA NAME RANGE ： DESCRIPTION ： DEFAULT ：UNITS // N/A // ------------------------------------------------------------------------------------------------------------- // FEATURES // Reset Strategy ：Asynchronous, active low system level reset // Clock Domains ： // Critical Timing ： // Test Features ：Prescaler is bypassed when scan_mode is asserted // Asynchronous I/F ：reset_n // Scan Methodology ：Mux-D // Instantiations ：N/A // Synthesizable (y/n) ：Y // Other ：Uses synthesis directive to infer a mux to // avoid glitching out_clk and out_clk_n // -FHDR---------------------------------------------------------------------------------------------------- // +CVSLOG----------------------------------------------------------------------------------------------- // CVS Revision History // $Source$ // $Revision$ // $Author$ // $Date$ // ------------------------------------------------------------------------------------------------------------- // $Log$ // -CVSLOG----------------------------------------------------------------------------------------------- module rs ( clk, rst_n, clk_en, data_o, rxd_xi, ctrl_i, frame_bits_i, stat_o, enable, debug_o ); input clk; // 全局时钟线 input rst_n; // 全局复位线, 低电平有效 input clk_en; output [7:0] data_o; // 数据的输出口(8bits) input rxd_xi; // 串口接收引脚 input [2:0] ctrl_i; // 控制信号输入 input [3:0] frame_bits_i; // 帧位数参数输入 output [3:0] stat_o; // 状态信号输出 input enable; // 模块使能线 output [7:0] debug_o; ...... ...... endmodule