实验报告
课程名:电子技术基础
院 (系): 计算机与通信工程学院
专业班级: 智能物联 22-02
姓 名: 孙雯
学 号: 542207130218
指导教师: 王玫
实验日期: 2023 年 5 月 25 日
成绩评定表
成绩(五级制)
一、 实验目的
1、熟悉集成计数器触的逻辑功能和各控制端作用。
2、掌握集成计数器逻辑功能测试方法。
3、掌握计数器使用方法
二、实验元器件
元件列表清单
元件列表清单
LOGICSTATE 逻辑状态
74LS74(D 触发器)
LOGICPROBE[big] 逻辑探针
74LS161
7seg 3-8 译码器电路 BCD-7SEG 转换
电路
74LS00
74LS04
74LS20
1、 +5V 直流电源 2、 双踪示波器 3、 连续脉冲源 4、 单次脉冲源 5、 逻
辑电平开关 6、 逻辑电平显示器 7、 译码显示器 8、 CC4013×2(74LS74)
74LS161×3(74LS161) CC4011(74LS00) CC4012(74LS20)
三、实验原理
计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常 用
作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种
类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分, 有同步计
数器和异步计数器。根据计数制的不同,分为二进制计数器,十进制计 数器和
任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。 还
有可预置数和可编程序功能计数器等等。目前,无论是 TTL 还是 CMOS 集成电
路, 都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的
功能表 和工作波形图以及引出端的排列,就能正确地运用这些器件。 1、用 D
触发器构成异步二进制加/减计数器 图 4-1 是用四只 D 触发器构成的四位二进
制异步加法计数器,它的连接特点是将每 只 D 触发器接成 T'触发器,再由低位
触发器的 Q 端和高一位的 CP 端相连接。
若将图 4-1 稍加改动,即将低位触发器的 Q 端与高一位的 CP 端相连接,即构
成了一个 4 位二进制减法计数器
2、中规模十进制计数器 (1) 74LS161 集成同步计数器 74LS161 是一种同步
四位二进制同步加法计数器,计数范围是 0~15,具有异步清 零、同步置数、保持
和二进制加法计数等逻辑功能。图 4-2 所示为 74LS161 的管 脚图和逻辑功能
示意图。 图 中 − CR 端是异步清零控制端, = 0,计数器清零,输出 0 ~ 3 =
0000,优先级最高; − CR Q Q 实现异步清除功能。 − LD 是同步置数控制端,
当 = 1, = 0 − − CR LD , 且 CP=CP↑ 时,输出 Q 0 ~ Q 3 = D 0 ~ D 3 , 实现同
步预置数功能。 CTP 和 CTT 是计数控制端, 计数器处于正常的计数状态,0
15,共 16 个状态。 当前两个优先级信号都无效,而且 1, 1 时, − CTT = CTP =
CP 是上升沿有效的时钟脉冲输入端,D0~D3 是并行数据输入端,Q 0 ~ Q 3 是
计数 输出端,Co 是进位输出端,且进位输出信号 C0= CTT = 3 0 Q ~ Q ,它可
以用来实现 电路的级联扩展。 图 4-2 74LS161 的管脚图和逻辑功能示意图
74LS161 的逻辑功能如表 4.1 所示。 表中各控制输入端按优先级从高到低的次
序排列,依次为 − CR 、 − LD 、CTP 和 CTT , 其中 − CR 优先级最高。计数
输出 Q3 为最高位,Q0 为最低位
由表 4.1 可知,74LS161 具有以下逻辑功能: (1)异步清零。当 = 0,计数器清零,
输出 0 ~ 3 = 0000,优先级最高; − CR Q Q 与 CP 脉冲无关,所以称为异步清
零。 (2)同步置数。 当 = 1, = 0 − − CR LD ,CP 脉冲上升沿到来时,并行输入
数据 D3-D0 被 置入计数器,计数器输出为 D3D2D1D0,即 Q 3 ~ Q 0 = D 3 ~ D
0 。由于置数发生在 脉冲 CP 上升沿时段,故称为同步置数。 (3) 保持功能。
当 = 1, = 1 − − CR LD ,且 CTp●CTt=0 时,输出 Q3Q2Q1Q0=Q3Q2Q1Q0. 保
持不变。 (4) 计数功能。当 = = = = 1 − − CR LD CTP CTT 时,且 CP=CP↑时,