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第六章 系统集成芯片SOC的层次结构设计.ppt.Convertor.docx
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第六章 SOC 的层次结构设计
SOC 的结构
SOC 的层次结构设计
系统的仿真和测试
SOC 的嵌入式指令
SOC 的软硬件协同设计
6.1 SOC 的结构
6.1.1 引言
1.定义:SOC 以电子系统的系统功能为出发点,把系统模型,处理机制,芯片结
构、各层次电路直至器件的设计紧密结合起来,在单芯片上完成整个系统的功能。
2.特点:SOC 以嵌入式系统为核心,集软、硬件于一体,并追求产品系统最大
包容的集成。
6.1.2 SOC 的硬件结构
按照 1999 年国际半导体技术发展指南(ITRS1999),目前组成 SOC 的模块单
元可以包括微处理器核,嵌入式 SRAM、DRAM 和 FLASH 单元以及某些特定的
逻辑单元。ITRS99 认为,开发 SOC 的根本目标是提高性能和降低成本,另外,
Soc 开发的另一个重要的考虑是他的可编程特性(通过软件、fpga,flash 或其他手
段来实现)。
1.专用硬件:为了某种专门应用的算法或功能设计的部件。可以由 ASIC 或可
编程逻辑资
源实现。
2.嵌入式处理器:SOC 中集成某些专用指令集处理器。在 SOC 中,系统的控
制任务通常有 RISC CPU 担任。
3.片上 RAM 和 ROM:主要是满足数据处理的需要或者是存储应用软件。一般
由 SRAM 和 E2PROM 构成
4. 测试电路:SOC 的芯片设计应该满足可测试性的要求,应当具有传送测试信
号所必需的接口电路,以及支持芯片测试功能所必须的控制逻辑。
应用方式及举例
1. MP3 播放器概要
如果考虑一个像一台 MP3 播放器那样的高容量的消费产品的内部的结构,
可定义它的一些基本功能, 如图所示。外部接口(External Interface): 典型
的是 USB 接口, 但这里要求串行和并行接口, 甚至是以太网接口。
用户界面
按钮显示
USB
IF
控制器
CPU
音频功放
闪存接口
闪存
闪存(Flash Memory): 存储器用于存储音乐。 根据实际的播放器的不同,
存储器的容量将会改变。
MP3 解码器(MP3 Decoder): 解压存储在闪存中的数据, 生成音频位流。
音频(Audio): 把数字音频位流转换成模拟音频位流, 驱动外围扬声器。
CPU: 连接用户接口、 显示器和按钮, 使之同使用 MP3 播放器的操作一
样。
MP3 播放器的功能可通过 SOC 技术实现。 该器件包含 MP3 译码器和控制
器功能, 其中多数复 杂的性能、 功能可在 EPGA 核中由标准的、 固定的 ASIC
门和可重新配置部分实现, 如图所示。
音频 功放
(混合信号)
ROM
用户 接口
CPU
EPGA
Co re
核
RAM
外部 闪存
6.1.3 嵌入式软件
SOC 的应用软件一般都是容积小,实时性强,以固化形式存入片上存储器中,
是一种嵌入式软件。有的 SOC 可以集成嵌入式实时操作系统,以满足 SOC 中实
时多任务的应用。
6.2 数字系统的层次结构设计
6.2.1 芯片的划分:芯片的划分采用 TOP-DOWN 设计的方法,从算法开始,层
层分解形成各个功能模块的设计。
芯片划分的基本准则:各个分系统之间的连线最少
(1)功能相关性是指在系统架构上两个不同部分之间的联系。功能相关性或者
功能相关性大的部分应该划分在同一个系统内。
(2) 数据相关性是指两个操作所用到的操作数的相关性。数据相关性大的操作
应该划分在同一个子系统内。
(3) 操作相关性是指两个操作是否可以共享一个资源。操作相关性的划分在同
一个系统内。
FPGA 模块的划分 (Design partitioning)非常重要,除了关系到是否最大程
度上发挥项目成员的协同设计能力,而且直接决定着设计的综合、实现时间。下
面是一些模块划分的原则。
a.对每个同步设计的子模块的输出使用寄存器(registering)。也即用寄存器
分割同步时序模块的原则。 使用寄存器的好处有:综合工具在编译综合时会将
所分割的子模块中的组合电路和同步时序电路整体考虑。而且这种模块结构符合
时序约束的习惯,便于使用时序约束熟悉进行约束。
b.将相关的逻辑或者可以复用的逻辑划分在同一模块内。 这样做的好处有,
一方面将相关的逻辑和可以复用的逻辑划分在同一模块,可以最大程度的复用资
源,减少设计消耗的面积。同时也更利于综合工具优化一个具体功能(操作)在
时序上的关键路径。其原因是,综合工具只能同时考虑一部分逻辑,而所同时优
化的逻辑单元就是模块,所以将相关功能划分在同一模块更有利于综合器的优
化。
c.将不同优化目标的逻辑分开。 好的设计,在规划阶段,设计者就已经思
考了设计的大概规模和关键路径,并对设计的优化目标有一个整体上的把握。对
于时序紧张的部分,应该独立划分为一个模块,其优化目标为“speed”,这种划
分方法便于设计者进行时序约束,也便于综合和实现工具进行优化。
d.将松约束的逻辑归到同一模块。 有些逻辑的时序非常宽松,不需要较高
的时序约束,可以将这类逻辑归入同一模块,如多周期路径“multi-cycle”等。
将这些模块归类,并指定松约束,则可以让综合器尽量的节省面积资源。
e.将 RAM/ROM/FIFO 等逻辑独立划分成模块。这样做的好处是便于综合器
将这类资源类推为器件的硬件原语,同时仿真时消耗的内存也会少些,便于提高
仿真速度。(大多数仿真器对大面积的 RAM 都有独特的内存管理方式)
f.合适的模块规模。 规模大,利于“Resource Sharing”。但是对综合器同时
处理的逻辑量太大,不利于多模块和增量编译模式。
6.2.2 系统间互连的表示
1.在 VHDL 中,系统的互连可以通过实体和结构体描述。实体通过端口语句,
描述实体与外部系统的互连关系。一般是采用元件例化的方式进行描述。
2.利用进程的信号敏感量和全局信号进行一个实体内的各个子系统之间的互
连关系。
系统 system 用实体描述:
ENTITY system IS
PORT(L : IN STD_LOGIC;
m: OUT STD_LOGIC);
END system;
如果用进程描述系统 system 的构造,其描述程序如下:
ARCHITECTURE structure OF system IS
SIGNAL S1: STD_LOGIC
A:PORCESS(L)
·
·
S1<=·······
·
·
END PROCESS;
B:PORCESS(S1)
·
m<=·······
·
END PROCESS;
END STUCTURE;
另外,实体 system 的结构体也可以用于元件例化的方式描述:
ENTITY A IS
PORT(P:IN STD_LOGIC;
Q: OUT STD_LOGIC);
END A;
ENTITY B IS
PORT(R:IN STD_LOGIC;
S: OUT STD_LOGIC);
END A;
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