SF-EP1C FPGA 开发板实验说明
PLL 配置详细说明
PLL 的配置需求
假定设计者已经新建了一个工程，然后需要配置一个 PLL。该 PLL 的输入时钟为 FPGA
外部的 25MHz 晶振，希望得到一个 50MHz（输入时钟的 2 倍频）的系统时钟供 FPGA 内部使
用。该 PLL 的输入输出接口如表 1 所示。
表 1 PLL 的接口定义
信号名 方向 功能描述
inclk0 input PLL 输入时钟
areset input PLL 复位信号，高电平有效
c0 output PLL 输出时钟
locked output 该信号用于指示 PLL 处理后的时钟已经稳定输出，高有效
PLL 的配置步骤
① 如图 1 所示，在 Quartus II 的菜单栏选择“Tools—>MegaWizard Plug-In
Manager…”。
图 1 选择 MegaWizard
② 如图 2 所示，使用默认选项“Create a new custom megafunction variation”,
