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CTGU单总线CPU设计(变长指令周期3级时序)(HUST)（circ文件）
CTGU单总线CPU设计(变长指令周期3级时序)(HUST)（circ文件）
计算机组成
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CTGU单总线CPU设计(变长指令周期3级时序)(HUST)（circ文件）
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本实训项目帮助学生理解定长指令周期三级时序系统的设计，能利用该时序构造硬布线控制器，支持5条典型MIPS指令在单总线CPU上运行，最终CPU能运行内存冒泡排序。 第1关MIPS指令译码器设计 第2关定长指令周期---时序发生器FSM设计 第3关定长指令周期---时序发生器输出函数设计 第4关硬布线控制器组合逻辑单元 第5关定长指令周期---硬布线控制器设计 第6关定长指令周期---单总线CPU设
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