1. There are no '+notimingcheck' and '+nospecify' for VCS Makefile to simulate the SRAM model
It is OK for QuestaSim
2. timescale
3. port connection mismatch
IP项目实践：AHB-SRAM设计与验证（源文件）
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2024-04-15
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IP项目实践：AHB-SRAM设计与验证（源文件） （128个子文件） 
2_21589_3514522081 1KB 4_21589_4020268489 2KB .__solver_cache_table__ 92B .__solver_cache_table__ 92B ahb_sram_rtl.f 497B rtl.f 278B rtl.f 235B rtl.f 72B rtl.f 72B rtl.f 72B rtl.f 72B sim.log 2KB rtl.lst 274B rtl.lst 262B rtl.lst 237B file.lst 148B file.lst 148B Makefile 1KB Makefile 1KB makefile 991B makefile 976B Makefile 329B Makefile 271B Makefile.questa 250B Makefile.questa 250B read_transact 411B read_transact 411B read_transact 409B read_transact 409B Driver.sv 13KB Driver.sv 13KB Generator.sv 11KB Generator.sv 11KB DW_ahb_wrapper.sv 5KB DW_ahb_wrapper.sv 5KB AHB_if.sv 4KB Packet.sv 4KB Packet.sv 4KB AHB_if.sv 4KB packet.sv 3KB Table.sv 3KB Table.sv 3KB packet.sv 3KB driver.sv 2KB driver.sv 2KB tcn_reg_cfg.sv 2KB tcn_reg_cfg.sv 2KB sramc_wrapper.sv 2KB sramc_wrapper.sv 2KB tcn_reg_test.sv 1KB tcn_reg_test.sv 1KB input_agent.sv 1KB tcn_random_test.sv 1KB tcn_random_test.sv 1KB tb.sv 1KB tb.sv 1KB input_agent.sv 1KB sramc_wrapper.sv 1KB sramc_wrapper.sv 1KB write_test.sv 1KB test_base.sv 1KB write_seq.sv 936B test_base.sv 875B tb.sv 841B basic_sequence.sv 753B tcc.sv 737B reg_cfg_00.sv 737B tcc.sv 737B reg_cfg_00.sv 737B router_env.sv 701B packet_sequence.sv 640B router_env.sv 585B test.sv 211B test.sv 146B raddr_rdata.tab 60B raddr_rdata.tab 60B waddr_wdata.tab 40B waddr_wdata.tab 40B tags 332B tags 332B transcript 332B
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