华中科技大学计算机组成原理实验-运算器实验电路图

（1）可控加减法电路设计实验：在对应子电路中，利用已经封装好的全加器设计8位串行可控加减法电路 （2）4位快速加法器设计实验 ①4位先行进位电路：在对应子电路中利用基本逻辑门实现可级联的4位先行进位电路 ②4位快速加法器：在4位快速加法器子电路中利用已经设计好的4位先行进位电路以及基本逻辑门实现4位快速加法器 （3）多位快速加法器设计实验 ①16位快速加法器设计 ②32位快速加法器设计 （4）32位ALU设计实验 （5）阵列乘法器设计实验 ①5位无符号阵列乘法器设计：在对应的子电路中实现5位无符号阵列乘法器 ②6位补码陈列乘法器设计：在对应的子电路中利用已经设计好的5位阵列乘法器实现6位补码阵列乘法器 （6）原码一位乘法器设计实验：在对应子电路中利用寄存器、加法器等基本电路设计无符号一位乘法器 （7）补码一位乘法器设计实验：在对应子电路中利用寄存器、加法器等基本电路设计8位补码一位乘法器 （8）乘法流水线设计实验