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一种低功耗时钟树的设计和优化方法.docx
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一种低功耗时钟树的设计和优化方法.docx
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1. 引言
随着集成电路工艺的发展,晶体管的特征尺寸越来越小,数字芯片工作频率越来越
高,相应地,其动态功耗也在不断增加,随之动态功耗占芯片总功耗的比例也越来越高,
其中的时钟树功耗占比很大.因此在数字集成电路物理设计中,研究低功耗时钟树具有重要
的意义.
降低时钟树功耗的方法有很多,文献[1]通过对门控时钟的设置,降低了时钟驱动器数
量,进而降低了功耗.文献[2]通过对参数 skew、transition 以及时钟 latency 进行折中设置实
现低功耗.文献[3]利用反相器和驱动器结合的方法来降低功耗.文献[4]在时钟树综合时使用
buffer 作为驱动器,综合结束后在时钟门控器件处插入反相器树来降低功耗.上述的时钟树
低功耗研究均是通过直接设置时钟树相关设计参数,通过多次尝试实现的,缺少理论分析
和合理的低功耗设计流程.本文将基于时钟树动态功耗公式,结合时钟网络寄生电阻-电容
模型对时钟树进行功耗分析;针对功耗和时序的联合优化,提出低功耗下时钟树综合设计
流程;并进行实验验证,按照设计流程选出最优的一组参数值.
2. 时钟树动态功耗分析
2.1 动态功耗公式
CMOS 集成电路设计中,时钟树功耗包括动态功耗和静态功耗两部分,因为动态功耗
占主要部分,所以本文主要讨论时钟树动态功耗.动态功耗包括开关功耗 P
switch
和短路功耗
P
short
两部分,根据文献[5-6]中短路功耗公式,时钟树的动态功耗可表示为公式(1):
Pdynamic =Pshort +Pswith =112αkτfclk(VDD−2Vth)3+12αfclkCoutput V2DDPdynamic =Pshort +Pswith =112αkτfclk(VDD−2Vth)3+12αfclkCoutput VDD2
(1)
假设阈值电压 V
th
=V
tn
=V
tp
.式中,τ 是时钟信号的转换时间;α 是转换因子;k 是晶体管
常数;f
clk
是时钟频率;V
DD
是电源电压;C
output
是门输出负载电容.
时钟树设计时,电路的功能、电源电压和工艺已经确定,从式(1)可知,影响动态功耗
的就是时钟信号的转换时间 τ 及其负载电容 C
output
这两个变量.于是,本文将从这两个变量
出发,研究降低时钟树动态功耗的方法.
2.2 时钟树的转换时间和负载电容
时钟信号的转换时间 τ 是指时钟高电平跳变到低电平或者低电平跳变到高电平(一般认
为时钟信号从 10%上升到 90%或者从 90%下降到 10%)所需的时间,如图 1 所示.转换时间
的出现,引起了短路电流,产生了短路功耗,由式(1)可知转换时间 τ 越大,功耗越大.
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